公开(公告)号：US08732628B1

公开(公告)日：2014-05-20

申请号：US13742689

申请日：2013-01-16

Applicant: Taiwan Semiconductor Manufacturing Co., Ltd.

Inventor： Meng-Fan Wu ,  I-Fan Lin ,  Ke-Ying Su ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

IPC: G06F17/50

CPC classification number: G03F1/70 ,  G03F1/38 ,  G03F7/70466

Abstract: A method comprises: selecting a circuit pattern or network of circuit patterns in a layout of an integrated circuit (IC) to be fabricating using double patterning technology (DPT). Circuit patterns near the selected circuit pattern or network are grouped into one or more groups. For each group, a respective expected resistance-capacitance (RC) extraction error cost is calculated, which is associated with a mask alignment error, for two different sets of mask assignments. The circuit patterns in the one or more groups are assigned to be patterned by respective photomasks, so as to minimize a total of the expected RC extraction error costs.

Abstract translation: 一种方法包括：在使用双重图案化技术（DPT）制造的集成电路（IC）的布局中选择电路图案的电路图案或网络。 所选择的电路图案或网络附近的电路图案被分组成一个或多个组。 对于每个组，对于两组不同的掩模分配，计算与掩模对准误差相关联的相应的预期电阻 - 电容（RC）提取误差成本。 一个或多个组中的电路图案被分配为通过相应的光掩模进行图案化，以便最小化预期RC提取误差成本的总和。