公开(公告)号：US6075934A

公开(公告)日：2000-06-13

申请号：US848907

申请日：1997-05-01

申请人： Venkata K. R. Chiluvuri ,  Mohankumar Guruswamy ,  Srilata Raman ,  Robert L. Maziasz

发明人： Venkata K. R. Chiluvuri ,  Mohankumar Guruswamy ,  Srilata Raman ,  Robert L. Maziasz

IPC分类号： G06F17/50 ,  H01L27/118

CPC分类号： H01L27/11807 ,  G06F17/5068

摘要： A method for optimizing contact pin placement in an integrated circuit, wherein a netlist containing connectivity information, and placement information for a semiconductor circuit is read. Each net in the circuit is classified (510). Unblocked tracks are identified for each net in the circuit (512). All contact pins associated with nets having a power supply classification are placed according to a power supply location (513). The blockage for each remaining net is updated. Next, all contact pins for nets residing within a defined diffusion are placed (514) The blockage for each remaining net is updated. Next, all contact pins for nets residing in multiple defined diffusion areas are placed (515).

摘要翻译： 一种用于优化集成电路中的接触针布置的方法，其中包含连接信息的网表和半导体电路的放置信息被读取。 电路中的每个网络被分类（510）。 为电路中的每个网络识别未屏蔽的轨道（512）。 与具有电源分类的网络相关联的所有接触针脚根据电源位置（513）放置。 每个剩余网络的阻塞更新。 接下来，放置位于定义的扩散区内的网络的所有接触针脚（514）更新每个剩余网络的阻塞。 接下来，放置位于多个限定扩散区域的网络的所有接触针脚（515）。

公开(公告)号：US5987086A

公开(公告)日：1999-11-16

申请号：US740721

申请日：1996-11-01

申请人： Srilata Raman ,  Mohankumar Guruswamy ,  Daniel Wesley Dulitz ,  Venkata K. R. Chiluvuri ,  Robert L. Maziasz

发明人： Srilata Raman ,  Mohankumar Guruswamy ,  Daniel Wesley Dulitz ,  Venkata K. R. Chiluvuri ,  Robert L. Maziasz

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A method of interconnecting transistors and other devices in order to optimize area of a layout of a cell while honoring performance constraints (1502) and enhancing yield starts with a prerouting step (152) that routes adjacent transistors using diffusion wiring (1506), routes power and ground nets (1508), routes aligned gates (1510), routes all remaining aligned source/drain nets as well as any special nets (1512). Next, all of the remaining nets are routed using an area based router (1408). Nets are order based on time criticality or net topology (1602). A routing grid is assigned for all the layers to be used in routing (1604). An initial coarse routing is performed (1606). Wire groups are assigned to routing layers (1608). Routing is improved and vias are minimized (1610). A determination is then made whether the routing solution is acceptable (1612). If the routintg solution is not acceptable, the routing space is expanded and routing costs and via costs are modifyied to improve the routing solution. Finally, the best routing solution is picked (1414).

摘要翻译： 一种互连晶体管和其他器件的方法，以便在满足性能约束（1502）和提高产量的情况下优化单元布局的面积，并从利用扩散布线（1506）路由相邻晶体管的预路由步骤（152）开始， 和地网（1508），路由对齐门（1510），路由所有剩余的对齐的源/漏网以及任何特殊网（1512）。 接下来，使用基于区域的路由器（1408）路由所有剩余的网络。 网络是基于时间关键性或网络拓扑的顺序（1602）。 为路由中要使用的所有层分配路由网格（1604）。 执行初始粗略路由（1606）。 线组被分配给路由层（1608）。 路由改进，通孔最小化（1610）。 然后确定路由解决方案是否可接受（1612）。 如果routintg解决方案不可接受，路由空间将被扩展，路由成本和通过成本被修改以改进路由解决方案。 最后，选择最佳路由解决方案（1414）。

公开(公告)号：US06209123B1

公开(公告)日：2001-03-27

申请号：US08740772

申请日：1996-11-01

申请人： Robert L. Maziasz ,  Mohankumar Guruswamy ,  Srilata Raman

发明人： Robert L. Maziasz ,  Mohankumar Guruswamy ,  Srilata Raman

IPC分类号： G06F1750

CPC分类号： G06F17/5068

摘要： A method of automatically placing transistors of a folded transistor circuit for synthesizing rows of transistors in a semiconductor layout (172). First, an initial placement of transistors is generated (802). Next, a candidate move of transistors is selected (804). Then the change in cost of the placement resulting from applying the candidate move is evaluated (806). A decision is made to accept the candidate move based on the evaluation of its cost (808). If accepted, the move is performed (810) and the cost of the placement is updated (812). Finally, a decision to terminate the process is made (814).

摘要翻译： 一种自动放置用于在半导体布局（172）中合成晶体管行的折叠晶体管电路的晶体管的方法。 首先，产生晶体管的初始位置（802）。 接下来，选择晶体管的候选移动（804）。 然后评估由于应用候选移动导致的布局的成本变化（806）。 根据其成本的评估，决定接受候选人的移动（808）。 如果接受，则执行移动（810）并且更新布置的成本（812）。 最后，决定终止这个过程（814）。

公开(公告)号：US6006024A

公开(公告)日：1999-12-21

申请号：US740768

申请日：1996-11-01

申请人： Mohankumar Guruswamy ,  Daniel Wesley Dulitz ,  Andrea Fernandez ,  Srilata Raman ,  Robert L. Maziasz

发明人： Mohankumar Guruswamy ,  Daniel Wesley Dulitz ,  Andrea Fernandez ,  Srilata Raman ,  Robert L. Maziasz

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A method for automatically selecting tie styles used during the horizontal placement of substrate and well ties. A linear order of tie styles is determined (2422). Ties are placed horizontally in the layout based upon an initial tie style (2424). Route and compact layout components (2426). If the layout has satisfied the tie coverage rules (2428) the tie style selection process is complete. Otherwise, contacts, vias and ties are added where possible (2430). If the layout has now satisfied the tie coverage rules (2432) tie style selection process is complete. If not, the next tie style is chosen from the linear order (2434). The process continues by placing (2424), routing and compacting components (2426) with the new tie style, until the cell satisfies the tie coverage rules.

摘要翻译： 一种自动选择在水平放置衬底和连接件时使用的领带风格的方法。 确定领带风格的线性顺序（2422）。 根据最初的领带风格（2424），领带水平放置在布局中。 路由和紧凑布局组件（2426）。 如果布局满足了领带覆盖规则（2428），领带风格选择过程就完成了。 否则，尽可能添加联系人，通道和关系（2430）。 如果布局现在已经满足了领带覆盖规则（2432），领带风格选择过程就完成了。 如果没有，则从线性顺序（2434）中选择下一个领带样式。 该过程通过将（2424），路由和压缩组件（2426）与新的连接样式相连，直到小区满足绑定覆盖规则。

公开(公告)号：US5689432A

公开(公告)日：1997-11-18

申请号：US373695

申请日：1995-01-17

申请人： David T. Blaauw ,  Robert L. Maziasz ,  Joseph W. Norton ,  Larry G. Jones ,  Mohankumar Guruswamy

发明人： David T. Blaauw ,  Robert L. Maziasz ,  Joseph W. Norton ,  Larry G. Jones ,  Mohankumar Guruswamy

IPC分类号： G06F17/50 ,  H01L27/02

CPC分类号： H01L27/0207 ,  G06F17/505 ,  G06F17/5068

摘要： A method for designing an integrated circuit involves a four step process. First, a behavioral circuit model (BCM) is read which contains assignment statements which identify the logical operation of an integrated circuit (IC). The BCM is translated to a data file which described a plurality of interconnected logic gate functions to duplicate the operation of the BCM. The gates in the data file are then assigned a specific Vdd and ground rail size, a specific drive strength for speed considerations, and a cell pitch or height to optimize physical layout, in any order. The result in a physical design file which may be used to form masks and integrated circuits having optimized speed and optimized circuit area in a short design cycle.

摘要翻译： 集成电路的设计方法涉及四步法。 首先，读取行为电路模型（BCM），其包含识别集成电路（IC）的逻辑运算的分配语句。 将BCM转换为描述多个互连的逻辑门功能以复制BCM的操作的数据文件。 然后，以任何顺序，将数据文件中的门分配特定的Vdd和地面轨道尺寸，速度考虑的特定驱动强度以及单元间距或高度来优化物理布局。 物理设计文件的结果可以用于形成具有优化速度的掩模和集成电路，并在短的设计周期内优化电路面积。

公开(公告)号：US5737236A

公开(公告)日：1998-04-07

申请号：US598555

申请日：1996-02-08

申请人： Robert Maziasz ,  Mohankumar Guruswamy ,  Daniel W. Dulitz ,  David Blaauw ,  Larry Jones

发明人： Robert Maziasz ,  Mohankumar Guruswamy ,  Daniel W. Dulitz ,  David Blaauw ,  Larry Jones

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： The present invention relates to a method (100, 150, 200) and associated data processing system (250) for determining a standard cell height within an integrated circuit design. A plurality of cell types, each cell type including a plurality of cell structures are received (102). Then, weighting values are received, one for each cell type (104). Expected intercell connection densities are preferably also received. Various target cell heights are processed with the plurality of cell types, the weighting values, and the expected intercell connection densities to generate a standard cell height (106). The standard cell height used with the integrated circuit design produces an optimized integrated circuit area, preferably a minimum area. The present invention includes a method (200) and system (250) for selecting an optimized standard cell height that, when used with a place-and-route tool to generate a physical design file (204) produces an optimized physical integrated circuit design. A method of manufacture (300) is also included.

摘要翻译： 本发明涉及用于确定集成电路设计内的标准单元高度的方法（100,150,200）和相关联的数据处理系统（250）。 接收多个小区类型，包括多个小区结构的每个小区类型（102）。 然后，接收加权值，每个单元格类型（104）。 也可以接收预期的小区间连接密度。 用多个单元类型，加权值和预期的单元间连接密度来处理各个目标单元高度以产生标准单元高度（106）。 与集成电路设计一起使用的标准单元格高度产生优化的集成电路面积，优选最小面积。 本发明包括一种用于选择优化的标准单元高度的方法（200）和系统（250），当与用于生成物理设计文件（204）的放置和路径工具一起使用时，产生优化的物理集成电路设计。 还包括制造方法（300）。