公开(公告)号：US07193254B2

公开(公告)日：2007-03-20

申请号：US10904808

申请日：2004-11-30

申请人： Victor W. C. Chan ,  Yong M. Lee ,  Haining Yang

发明人： Victor W. C. Chan ,  Yong M. Lee ,  Haining Yang

IPC分类号： H01L29/80

CPC分类号： H01L29/7843 ,  H01L21/823807 ,  H01L29/665

摘要： A semiconductor device structure is provided which includes a first semiconductor device; a second semiconductor device; and a unitary stressed film disposed over both the first and second semiconductor devices. The stressed film has a first portion overlying the first semiconductor device, the first portion imparting a first magnitude compressive stress to a conduction channel of the first semiconductor device, the stressed film further having a second portion overlying the second semiconductor device, the second portion not imparting the first magnitude compressive stress to a conduction channel of the second semiconductor device, the second portion including an ion concentration not present in the second portion such that the second portion imparts one of a compressive stress having a magnitude much lower than the first magnitude, zero stress, and a tensile stress to the conduction channel of the second semiconductor device.

摘要翻译： 提供一种半导体器件结构，其包括第一半导体器件; 第二半导体器件; 以及设置在第一和第二半导体器件两者上的单一应力膜。 应力膜具有覆盖第一半导体器件的第一部分，第一部分向第一半导体器件的导电通道施加第一大小的压缩应力，应力膜还具有覆盖第二半导体器件的第二部分，第二部分不 将第一强度压缩应力施加到第二半导体器件的导电通道，第二部分包括不存在于第二部分中的离子浓度，使得第二部分施加具有远低于第一大小的量级的压缩应力之一， 零应力和对第二半导体器件的导电通道的拉伸应力。

公开(公告)号：US07442611B2

公开(公告)日：2008-10-28

申请号：US11657154

申请日：2007-01-24

申请人： Victor W. C. Chan ,  Yong M. Lee ,  Haining Yang

发明人： Victor W. C. Chan ,  Yong M. Lee ,  Haining Yang

IPC分类号： H01L21/8234

CPC分类号： H01L29/7843 ,  H01L21/823807 ,  H01L29/665

摘要： A method is provided for fabricating a semiconductor device structure. In such method a p-type field effect transistor (PFET) and an n-type field effect transistor (NFET), each of the NFET and the PFET having a conduction channel disposed in a single-crystal semiconductor region of a substrate. A stressed film having a compressive stress at a first magnitude can be formed to overlie the PFET and the NFET. Desirably, a mask is formed to cover the PFET while exposing the NFET, after which, desirably, a portion of the stressed film overlying the NFET is subjected to ion implantation, while the mask protects another portion of the stressed film overlying the PFET from the ion implantation. The substrate can then be annealed, whereby, desirably, the compressive stress of the implanted portion of the stressed film is much reduced from the first magnitude by the annealing. In such way, the implanted portion of the stressed film overlying the NFET desirably imparts one of a much reduced magnitude compressive stress, a zero stress and a tensile stress to the conduction channel of the NFET. Another portion of the stressed film can continue to impart the compressive stress at the first magnitude to the conduction channel of the PFET.

摘要翻译： 提供了制造半导体器件结构的方法。 在这种方法中，p型场效应晶体管（PFET）和n型场效应晶体管（NFET），NFET和PFET中的每一个具有设置在基板的单晶半导体区域中的导电沟道。 可以形成具有第一大小的压应力的应力膜覆盖在PFET和NFET上。 期望地，形成掩模以在暴露NFET的同时覆盖PFET，之后理想地，覆盖NFET的应力膜的一部分经受离子注入，而掩模保护覆盖PFET的应力膜的另一部分与 离子注入。 然后可以对衬底进行退火，因此期望地，应力膜的注入部分的压缩应力通过退火从第一量级大大降低。 以这种方式，覆盖NFET的应力膜的注入部分期望地将大大减小的压缩应力，零应力和拉伸应力中的一个施加到NFET的传导通道。 应力膜的另一部分可以继续将第一大小的压应力赋予PFET的传导通道。

公开(公告)号：US08859388B2

公开(公告)日：2014-10-14

申请号：US13548237

申请日：2012-07-13

申请人： Michael V. Aquilino ,  Xiang Hu ,  Daniel J. Jaeger ,  Byeong Y. Kim ,  Yong M. Lee ,  Ying Li ,  Reinaldo A. Vega

发明人： Michael V. Aquilino ,  Xiang Hu ,  Daniel J. Jaeger ,  Byeong Y. Kim ,  Yong M. Lee ,  Ying Li ,  Reinaldo A. Vega

IPC分类号： H01L29/06 ,  H01L29/66 ,  H01L21/8234

CPC分类号： H01L21/823437 ,  H01L21/76224 ,  H01L29/66621

摘要： A method for formation of a sealed shallow trench isolation (STI) region for a semiconductor device includes forming a STI region in a substrate, the STI region comprising a STI fill; forming a sealing recess in the STI fill of the STI region; and forming a sealing layer in the sealing recess over the STI fill.

摘要翻译： 用于形成用于半导体器件的密封浅沟槽隔离（STI）区域的方法包括在衬底中形成STI区域，所述STI区域包括STI填充物; 在STI区域的STI填充物中形成密封凹槽; 以及在所述STI填充物上的所述密封凹槽中形成密封层。

公开(公告)号：US07396724B2

公开(公告)日：2008-07-08

申请号：US10907415

申请日：2005-03-31

申请人： Victor Chan ,  Haining S. Yang ,  Yong M. Lee ,  Eng H. Lim

发明人： Victor Chan ,  Haining S. Yang ,  Yong M. Lee ,  Eng H. Lim

IPC分类号： H01L21/8234

CPC分类号： H01L29/7843 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/76832 ,  H01L29/665 ,  H01L29/66575 ,  H01L29/78

摘要： Methods of fabricating a semiconductor device including a dual-hybrid liner in which an underlying silicide layer is protected from photoresist stripping chemicals by using a hard mask as a pattern during etching, rather than using a photoresist. The hard mask prevents exposure of a silicide layer to photoresist stripping chemicals and provides very good lateral dimension control such that the two nitride liners are well aligned.

摘要翻译： 制造包括双重混合衬垫的半导体器件的方法，其中通过在蚀刻期间使用硬掩模作为图案来保护底层硅化物层免受光致抗蚀剂剥离化学品，而不是使用光致抗蚀剂。 硬掩模防止硅化物层暴露于光致抗蚀剂剥离化学品，并提供非常好的横向尺寸控制，使得两个氮化物衬垫良好对准。

公开(公告)号：US20140015092A1

公开(公告)日：2014-01-16

申请号：US13548237

申请日：2012-07-13

申请人： Michael V. Aquilino ,  Xiang Hu ,  Daniel J. Jaeger ,  Byeong Y. Kim ,  Yong M. Lee ,  Ying Li ,  Reinaldo A. Vega

发明人： Michael V. Aquilino ,  Xiang Hu ,  Daniel J. Jaeger ,  Byeong Y. Kim ,  Yong M. Lee ,  Ying Li ,  Reinaldo A. Vega

IPC分类号： H01L29/06 ,  H01L21/762

CPC分类号： H01L21/823437 ,  H01L21/76224 ,  H01L29/66621

摘要： A method for formation of a sealed shallow trench isolation (STI) region for a semiconductor device includes forming a STI region in a substrate, the STI region comprising a STI fill; forming a sealing recess in the STI fill of the STI region; and forming a sealing layer in the sealing recess over the STI fill.

摘要翻译： 用于形成用于半导体器件的密封浅沟槽隔离（STI）区域的方法包括在衬底中形成STI区域，所述STI区域包括STI填充物; 在STI区域的STI填充物中形成密封凹槽; 以及在所述STI填充物上的所述密封凹槽中形成密封层。