公开(公告)号：US20120280356A1

公开(公告)日：2012-11-08

申请号：US13552695

申请日：2012-07-19

申请人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William Tonti

发明人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William Tonti

IPC分类号： H01L29/06

CPC分类号： H01L21/76232

摘要： A solution for alleviating variable parasitic bipolar leakages in scaled semiconductor technologies is described herein. Placement variation is eliminated for edges of implants under shallow trench isolation (STI) areas by creating a barrier to shield areas from implantation more precisely than with only a standard photolithographic mask. An annealing process expands the implanted regions such their boundaries align within a predetermined distance from the edge of a trench. The distances are proportionate for each trench and each adjacent isolation region.

摘要翻译： 本文描述了用于减小缩放半导体技术中的可变寄生双极性泄漏的解决方案。 在浅沟槽隔离（STI）区域下的植入物的边缘，通过与仅使用标准光刻掩模相比更加精确地产生屏蔽区域而不是植入屏蔽区域来消除放置变化。 退火处理使注入区域扩展，使其边界在与沟槽边缘预定距离内对齐。 距离对于每个沟槽和每个相邻的隔离区域是成比例的。

公开(公告)号：US20110073985A1

公开(公告)日：2011-03-31

申请号：US12570415

申请日：2009-09-30

申请人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William Tonti

发明人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William Tonti

IPC分类号： H01L29/06 ,  H01L23/00 ,  H01L21/762

CPC分类号： H01L21/76232

摘要： A solution for alleviating variable parasitic bipolar leakages in scaled semiconductor technologies is described herein. Placement variation is eliminated for edges of implants under shallow trench isolation (STI) areas by creating a barrier to shield areas from implantation more precisely than with only a standard photolithographic mask. An annealing process expands the implanted regions such their boundaries align within a predetermined distance from the edge of a trench. The distances are proportionate for each trench and each adjacent isolation region.

摘要翻译： 本文描述了用于减小缩放半导体技术中的可变寄生双极性泄漏的解决方案。 在浅沟槽隔离（STI）区域下的植入物的边缘，通过与仅使用标准光刻掩模相比更加精确地产生屏蔽区域而不是植入屏蔽区域来消除放置变化。 退火处理使注入区域扩展，使其边界在与沟槽边缘预定距离内对齐。 距离对于每个沟槽和每个相邻的隔离区域是成比例的。

公开(公告)号：US20120098087A1

公开(公告)日：2012-04-26

申请号：US13342423

申请日：2012-01-03

申请人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Jason E. Cummings ,  Toshiharu Furukawa ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Jason E. Cummings ,  Toshiharu Furukawa ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

IPC分类号： H01L27/12 ,  H01L21/306 ,  H01L21/3065 ,  H01L21/265

CPC分类号： H01L29/0649 ,  H01L21/76264 ,  H01L21/84 ,  H01L27/1203

摘要： Solutions for forming an extremely thin semiconductor-on-insulator (ETSOI) layer. In one embodiment, a method includes providing a wafer including a plurality of semiconductor-on-insulator (SOI) layer regions separated by at least one shallow trench isolation (STI); amorphizing the plurality of SOI layer regions by implanting the plurality of SOI layer regions with an implant species; and removing a portion of the amorphized SOI layer region to form at least one recess in the amorphized SOI layer region.

摘要翻译： 用于形成非常薄的绝缘体上半导体（ETSOI）层的解决方案。 在一个实施例中，一种方法包括提供包括通过至少一个浅沟槽隔离（STI）分离的多个绝缘体上半导体（SOI）层区域的晶片; 通过用植入物种植入多个SOI层区域来使多个SOI层区域非晶化; 以及去除所述非晶化SOI层区域的一部分以在所述非晶化SOI层区域中形成至少一个凹部。

公开(公告)号：US20110095366A1

公开(公告)日：2011-04-28

申请号：US12603737

申请日：2009-10-22

申请人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Jason E. Cummings ,  Toshiharu Furukawa ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Lilian Kamal ,  Kiran V. Chatty ,  Jason E. Cummings ,  Toshiharu Furukawa ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

IPC分类号： H01L29/786 ,  H01L21/762 ,  H01L29/02

CPC分类号： H01L29/0649 ,  H01L21/76264 ,  H01L21/84 ,  H01L27/1203

摘要： Solutions for forming an extremely thin semiconductor-on-insulator (ETSOI) layer are disclosed. In one embodiment, a method includes providing a wafer including a plurality of semiconductor-on-insulator (SOI) layer regions separated by at least one shallow trench isolation (STI); amorphizing the plurality of SOI layer regions by implanting the plurality of SOI layer regions with an implant species; and removing a portion of the amorphized SOI layer region to form at least one recess in the amorphized SOI layer region.

摘要翻译： 公开了用于形成非常薄的绝缘体上半导体（ETSOI）层的解决方案。 在一个实施例中，一种方法包括提供包括通过至少一个浅沟槽隔离（STI）分离的多个绝缘体上半导体（SOI）层区域的晶片; 通过用植入物种植入多个SOI层区域来使多个SOI层区域非晶化; 以及去除所述非晶化SOI层区域的一部分以在所述非晶化SOI层区域中形成至少一个凹部。

公开(公告)号：US20100289079A1

公开(公告)日：2010-11-18

申请号：US12465857

申请日：2009-05-14

申请人： Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti ,  Wagdi W. Abadeer ,  Lilian Kamal

发明人： Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti ,  Wagdi W. Abadeer ,  Lilian Kamal

IPC分类号： H01L27/12 ,  H01L21/8234

CPC分类号： H01L27/1207 ,  H01L21/84

摘要： Structures and methods for integrating a thick oxide high-voltage metal-oxide-semiconductor (MOS) device into a thin oxide silicon-on-insulator (SOI). A method of forming a semiconductor structure includes forming first source and drain regions of a first device below a buried oxide layer of a silicon-on-insulator (SOI) wafer, forming a gate of the first device in a layer of semiconductor material above the buried oxide layer; and forming second source and drain regions of a second device in the layer of semiconductor material above the buried oxide layer.

摘要翻译： 将厚氧化物高压金属氧化物半导体（MOS）器件集成到薄氧化物绝缘体上硅（SOI）中的结构和方法。 一种形成半导体结构的方法包括：在绝缘体上硅（SOI）晶片的掩埋氧化物层下方形成第一器件的第一源极和漏极区，在第一器件的栅极上形成半导体材料的栅极， 埋氧层; 以及在所述掩埋氧化物层上方的所述半导体材料层中形成第二器件的第二源极和漏极区域。

公开(公告)号：US20120084741A1

公开(公告)日：2012-04-05

申请号：US12897983

申请日：2010-10-05

申请人： Wagdi W. ABADEER ,  Lilian Kamal

发明人： Wagdi W. ABADEER ,  Lilian Kamal

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A method of increasing an initial threshold voltage (Vt) of selected devices. The method includes designing devices with desired antenna effects and adjusting an increase in Vt of some devices to specific values. The desired antenna effects produce a desired threshold voltage of the devices.

摘要翻译： 提高所选设备的初始阈值电压（Vt）的方法。 该方法包括设计具有所需天线效应的设备，并将某些设备的Vt增加到特定值。 期望的天线效应产生设备的期望阈值电压。

公开(公告)号：US20120128033A1

公开(公告)日：2012-05-24

申请号：US12950508

申请日：2010-11-19

申请人： Wagdi W. Abadeer ,  Cathryn J. Christiansen ,  John A. Fifield ,  Dimitris P. Ioannou ,  Tom C. Lee ,  Lilian Kamal

发明人： Wagdi W. Abadeer ,  Cathryn J. Christiansen ,  John A. Fifield ,  Dimitris P. Ioannou ,  Tom C. Lee ,  Lilian Kamal

IPC分类号： G01K7/16

CPC分类号： G01K7/16

摘要： A system and a method for measuring temperature within an operating circuit use a Wheatstone bridge within a temperature sensing circuit. One of the resistors in the Wheatstone bridge is a thermally sensitive resistive material layer within the operating circuit. The other three resistors are thermally isolated from the operating circuit. Particular configurations of NFET and PFET devices are used to provide enhanced measurement sensitivity within the temperature sensing circuit that includes the Wheatstone bridge.

摘要翻译： 用于测量操作电路内的温度的系统和方法使用温度感测电路内的惠斯通电桥。 惠斯通电桥中的一个电阻器是操作电路内的热敏电阻材料层。 其他三个电阻器与工作电路热绝缘。 NFET和PFET器件的特殊配置用于在包括惠斯通电桥的温度检测电路中提供增强的测量灵敏度。