公开(公告)号：US08188902B2

公开(公告)日：2012-05-29

申请号：US12858104

申请日：2010-08-17

申请人： Yujendara Mitikiri ,  Visvesvaraya Pentakota

发明人： Yujendara Mitikiri ,  Visvesvaraya Pentakota

IPC分类号： H03M1/34

CPC分类号： H03M1/462 ,  H03M1/468

摘要： Traditionally, successive approximation register (SAR) analog-to-digital converters (ADCs) using binary search algorithms have consumed power by performing unnecessary switching of a capacitive digital-to-analog converter (CDAC) when a CDAC voltage is relatively close to a sampling analog input signal. Here, a SAR ADC is provided that reduces the number of switching events. To accomplish this, a multi-stage comparator is provided that generates multiple output signals for SAR logic. Based on these outputs, the SAR logic can more efficiently switch its CDAC using a ternary search algorithm to reduce power consumption and improve efficiency.

摘要翻译： 传统上，使用二进制搜索算法的逐次逼近寄存器（SAR）模数转换器（ADC）通过在CDAC电压相对接近采样时执行电容性数模转换器（CDAC）的不必要的切换来消耗功率 模拟输入信号。 这里，提供了一个减少开关事件数量的SAR ADC。 为了实现这一点，提供了多级比较器，其产生用于SAR逻辑的多个输出信号。 基于这些输出，SAR逻辑可以使用三元搜索算法更有效地切换其CDAC，以降低功耗并提高效率。