公开(公告)号：US20090014797A1

公开(公告)日：2009-01-15

申请号：US12208840

申请日：2008-09-11

申请人： Yuuichi HIRANO ,  Shigeto Maegawa ,  Toshiaki Iwamatsu ,  Takuji Matsumoto ,  Shigenobu Maeda ,  Yasuo Yamaguchi

发明人： Yuuichi HIRANO ,  Shigeto Maegawa ,  Toshiaki Iwamatsu ,  Takuji Matsumoto ,  Shigenobu Maeda ,  Yasuo Yamaguchi

IPC分类号： H01L29/786

CPC分类号： H01L27/1203 ,  H01L21/84

摘要： An isolation insulating film (5) of partial-trench type is selectively formed in an upper surface of a silicon layer (4). A power supply line (21) is formed above the isolation insulating film (5). Below the power supply line (21), a complete isolation portion (23) reaching an upper surface of an insulating film (3) is formed in the isolation insulating film (5). In other words, a semiconductor device comprises a complete-isolation insulating film which is so formed as to extend from the upper surface of the silicon layer (4) and reach the upper surface of insulating film (3) below the power supply line (21). With this structure, it is possible to obtain the semiconductor device capable of suppressing variation in potential of a body region caused by variation in potential of the power supply line.

摘要翻译： 在硅层（4）的上表面中选择性地形成部分沟槽型隔离绝缘膜（5）。 电源线（21）形成在隔离绝缘膜（5）的上方。 在电源线（21）的下方，在隔离绝缘膜（5）上形成到达绝缘膜（3）的上表面的完全隔离部（23）。 换句话说，半导体器件包括完全隔离绝缘膜，其形成为从硅层（4）的上表面延伸并到达电源线（21）下方的绝缘膜（3）的上表面 ）。 利用这种结构，可以获得能够抑制由电源线的电位变化引起的体区的电位变化的半导体器件。

公开(公告)号：US20070296009A1

公开(公告)日：2007-12-27

申请号：US11840612

申请日：2007-08-17

申请人： Shigenobu MAEDA ,  Takashi IPPOSHI ,  Yuuichi HIRANO

发明人： Shigenobu MAEDA ,  Takashi IPPOSHI ,  Yuuichi HIRANO

IPC分类号： H01L29/94

CPC分类号： H01L21/84 ,  H01L27/0629 ,  H01L27/0808 ,  H01L27/0811 ,  H01L27/1203 ,  H01L29/66181 ,  H01L29/66545 ,  H01L29/94

摘要： It is an object to obtain a semiconductor device including a capacitance having a great Q-value. In an SOI substrate comprising a support substrate (165), a buried oxide film (166) and an SOI layer (171), an isolating oxide film 167 (167a to 167c) is selectively formed in an upper layer portion of the SOI layer (171) with a part of the SOI layer (171) remaining as a P− well region (169). Consequently, an isolation (partial isolation) structure is obtained. An N+ diffusion region (168) is formed in the SOI layer (171) between the isolating oxide films (167a) and (167b) and a P+ diffusion region (170) is formed in the SOI layer (171) between the isolating oxide films (167b) and (167c). Consequently, there is obtained a junction type variable capacitance (C23) having a PN junction surface of the P− well region (169) provided under the isolating oxide film (167b) and the N+ diffusion region (168).

摘要翻译： 本发明的目的是获得包括具有大Q值的电容的半导体器件。 在包括支撑衬底（165），掩埋氧化膜（166）和SOI层（171）的SOI衬底中，在SOI的上层部分中选择性地形成隔离氧化膜167（167a至167c） 层（171）与SOI层（171）的一部分保持为阱区（169）。 因此，获得隔离（部分隔离）结构。 在隔离氧化膜（167a）和（167b）之间的SOI层（171）中形成有N + +扩散区（168）和P + 区域（170）形成在隔离氧化膜（167b）和（167c）之间的SOI层（171）中。 因此，获得了具有设置在隔离氧化膜（167b）下面的P阱区域（169）的PN结表面的结型可变电容（C23）和N