公开(公告)号：US5461576A

公开(公告)日：1995-10-24

申请号：US115995

申请日：1993-09-01

申请人： Ren-Song Tsay ,  Chwen-Cher Chang

发明人： Ren-Song Tsay ,  Chwen-Cher Chang

IPC分类号： G06F17/50 ,  G06F19/00 ,  G06F17/00

CPC分类号： G06F17/505 ,  G06F17/5072

摘要： An electronic design automation tool embodiment uses a single slack graph structure throughout a process to provide communication between a placer (performing placement) and a timing constraint generator (performing slack distribution). The tool includes a slack graph generator, a timing calculator, a timing analyzer, a timing constraint generator and a net bounding box generator. A list of net constraints and a list of complete path constraints are fed to the slack graph generator during operation. Timing calculations from the delay calculator and zero net RC delays from a clustering process in a placer also provide input to the slack graph generator. The list of net constraints, a list of pin-to-pin constraints and a set of specifications for system clocking are input to the timing analyzer. The timing constraint generator receives a composite slack graph from the timing calculator, slack graph generator and timing analyzer. A refined slack graph is output to the net timing constraint generator for mincut placement and placement on an iterative basis. The net timing constraint can be presented in many format, such as limit on net bounding box.

摘要翻译： 电子设计自动化工具实施例在整个过程中使用单个松弛图形结构来提供放置器（执行放置）和定时约束生成器之间的通信（执行松弛分布）。 该工具包括一个松弛图发生器，一个定时计算器，一个定时分析器，一个定时约束发生器和一个净边界框发生器。 在操作期间，将净约束列表和完整路径约束列表馈送到松弛图生成器。 来自延迟计算器的定时计算和零网RC延迟从放样器中的聚类过程也为松弛图生成器提供输入。 网络限制列表，引脚对引脚限制列表和系统时钟的一组规范输入到时序分析器。 定时约束生成器从定时计算器，松弛图发生器和定时分析器接收复合松弛图。 精简的松弛图被输出到净时间约束发生器，以便在迭代的基础上进行最小化的位置和放置。 净时序约束可以以许多格式呈现，例如网边界限制。

公开(公告)号：US5483461A

公开(公告)日：1996-01-09

申请号：US74961

申请日：1993-06-10

申请人： Kaiwin Lee ,  Lu Chung ,  Chin-Hsen Lin ,  Yuh-Zen Liao ,  Stephen Wuu

发明人： Kaiwin Lee ,  Lu Chung ,  Chin-Hsen Lin ,  Yuh-Zen Liao ,  Stephen Wuu

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： An electronic design automation tool embodiment of the present invention comprises a five step process. In a first step, for each pin-master of arbitrary shape in a cell-master a pin access direction is identified, a region in which placing a via will connect a pin to a metal layer, and cause no design rule violation to other pin-masters, is physical bounded on the surface of a chip. Such a region is defined to be a "via-region" of the pin-master. In a second step, at least one "via-spot" within each via-region is identified that violates no design rules if vias are placed at these points. In a third step, vias are placed on each cell instance according to their via-spots. In a fourth step, a "maze-routing" is done to connect the neighboring same net pins by metal-1. In a fifth step, the vias on the pins connected by the maze-router are removed, leaving only one via on a pin if the connection for a current net is not complete.

摘要翻译： 本发明的电子设计自动化工具实施例包括五步骤处理。 在第一步中，对于单元格主机中任意形状的每个引脚主器件，识别引脚访问方向，其中放置通孔的区域将引脚连接到金属层，并且不会导致其他引脚的设计规则违反 - 主人，是物理界限在芯片的表面。 这样的区域被定义为针脚的“通孔区域”。 在第二步骤中，识别每个通孔区域内的至少一个“通孔”，如果将通孔放置在这些点上，则不会违反设计规则。 在第三步骤中，根据它们的通孔将通孔放置在每个单元实例上。 在第四步中，进行“迷宫路由”，以通过金属-1连接相邻的相同的网针。 在第五步中，通过迷宫路由器连接的引脚上的通孔被去除，如果当前网络的连接不完整，则在引脚上仅留下一个通孔。