公开(公告)号：US06339343B1

公开(公告)日：2002-01-15

申请号：US09407172

申请日：1999-09-28

申请人： Dong Kyeun Kim ,  Jong Hoon Park ,  San Ha Park

发明人： Dong Kyeun Kim ,  Jong Hoon Park ,  San Ha Park

IPC分类号： H03K90185

CPC分类号： G11C7/1084 ,  G11C7/1051 ,  G11C7/1072 ,  G11C7/1078 ,  G11C11/4093 ,  G11C11/4096

摘要： A circuit controls data input/output buffers, where an input buffer is disabled during a read mode for reducing power consumption. In a preferred embodiment, a data input buffer is enabled in response to a control signal to receive data from an input/output pad. A data output buffer provides data to the input/output pad in response to the control signal. A data input/output buffer control unit generates the control signal to disable the data input buffer and enable the data output buffer in read mode. Preferably, the circuit is readily applicable to a memory device, such as a Synchronous Dynamic Random Access Memory (SDRAM).

摘要翻译： 电路控制数据输入/输出缓冲器，其中在读取模式下禁用输入缓冲器以降低功耗。 在优选实施例中，数据输入缓冲器响应于控制信号被使能以从输入/输出焊盘接收数据。 数据输出缓冲器响应于控制信号向输入/输出焊盘提供数据。 数据输入/输出缓冲器控制单元产生禁止数据输入缓冲器的控制信号，并以读出模式启用数据输出缓冲器。 优选地，该电路容易地应用于诸如同步动态随机存取存储器（SDRAM）的存储器件。