公开(公告)号：WO2005081261A1

公开(公告)日：2005-09-01

申请号：PCT/JP2004/002030

申请日：2004-02-20

Applicant: スパンション エルエルシー ,  SPANSION JAPAN株式会社 ,  杉本 智 ,  古山 孝昭 ,  長尾 光洋

Inventor： 杉本 智 ,  古山 孝昭 ,  長尾 光洋

IPC: G11C29/00

CPC classification number: G11C29/808 ,  G11C29/82

Abstract: 　記憶ブロックを識別するアドレスＡｄｄＳは、ブロック冗長判定部１３において被冗長ブロック記憶部１１に予め格納されているアドレス情報との間で一致比較が行なわれ、アドレス一致の判定によりブロック冗長判定部１３より冗長ブロック選択信号ＢＲＥＤが出力される。記憶ブロック列選択部１５では、ブロック冗長時に冗長ブロック選択信号ＢＲＥＤが活性化されることに応じて、アドレス信号ＡｄｄＢに関わらず冗長記憶ブロックのある記憶ブロック列が選択され、記憶ブロック列選択信号Ｓｍ（ｍ＝０乃至３）が出力される。コラム冗長記憶部１７では、記憶ブロック列選択信号Ｓｍに応じた記憶ブロック列に配置されている冗長記憶ブロックに関するコラム冗長のアドレス情報が選択される。

Abstract translation: 块冗余确定部分（13）将用于识别存储块的地址（AddS）与预先存储在冗余块存储部分（11）中的地址信息进行比较，并且基于地址重合的确定输出冗余块选择 信号（BRED）。 存储块列选择部分（15）响应于在块冗余期间激活冗余块选择信号（BRED），选择包括冗余存储块而不管地址信号（AddB）的存储块列，并输出一个 存储块列选择信号（Sm，m = 0〜3）。 列冗余存储部（17）根据存储块列选择信号（Sm），选择与位于存储块列中的冗余存储块相关的列冗余的地址信息。

公开(公告)号：WO2006046282A1

公开(公告)日：2006-05-04

申请号：PCT/JP2004/015833

申请日：2004-10-26

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  長尾 光洋 ,  加藤 健太

Inventor： 長尾 光洋 ,  加藤 健太

IPC: G11C16/06

CPC classification number: G11C7/20 ,  G11C7/24 ,  G11C8/08 ,  G11C11/417 ,  G11C16/20 ,  G11C16/225 ,  G11C29/028 ,  G11C2029/4402

Abstract: The action information, which is read out from a read sense amplifier (19), is transferred through a data line (DB) to a volatile storage unit. This volatile storage unit includes a first volatile storage unit (21) having an SRAM configuration, and a second volatile storage unit (23) configured of a latch circuit. These volatile storage units are individually connected in parallel with the data line (DB). The action information, which may be provided according to the action state such as write protect information stored in a nonvolatile memory cell (MC) to be selected by a word line (WLWP), is written in and read out from the first volatile storage unit (21) in response to identification information related to the action information such as an address. The action information e.g., such as trimming information required to be able to be referred to at all time can take, after written in the second volatile storage unit (23) in accordance with the identification information, can take the storage mode, in which it is outputted at all times and which accords to the attribute of the action information.

Abstract translation: 从读出读出放大器（19）读出的动作信息通过数据线（DB）传送到易失性存储单元。 这种易失性存储单元包括具有SRAM配置的第一易失性存储单元（21）和由锁存电路构成的第二易失性存储单元（23）。 这些易失性存储单元与数据线（DB）并联连接。 可以根据诸如写入保护信息的动作信息来提供动作信息，例如由字线（WLWP）选择的非易失性存储单元（MC）中存储的写保护信息，并从第一易失性存储单元 （21）响应与诸如地址的动作信息相关的识别信息。 可以在根据识别信息写入第二易失性存储单元（23）之后，可以采取诸如在所有时间能够被参考所需的修整信息的动作信息可以采用存储模式，其中 一直输出，符合动作信息的属性。

公开(公告)号：WO2005081257A1

公开(公告)日：2005-09-01

申请号：PCT/JP2004/002027

申请日：2004-02-20

Applicant: スパンション エルエルシー ,  SPANSION JAPAN株式会社 ,  長尾 光洋

Inventor： 長尾 光洋

IPC: G11C11/407

CPC classification number: G11C7/1051 ,  G11C5/025 ,  G11C7/1027 ,  G11C7/1042 ,  G11C29/846 ,  G11C2207/107

Abstract: 　冗長判定回路３は冗長判定回路内アドレス＋１コントローラ３０、偶数用冗長アドレス判定部３１、奇数用冗長アドレス判定部３２、冗長アドレスＲＯＭ３３、冗長ＩＯＲＯＭ３４、選択部３５を備える。第１図に示す２ビット・プリフェッチ動作に対応した回路（メモリセル回路２、読み出し回路４、アドレス発生回路５）に、第２図に示す２ビット・プリフェッチ動作に対応した冗長判定回路３を組み込むことによって、２ビット・プリフェッチによるバースト動作においても冗長救済を行うことが可能であり、読み出し動作速度が遅くなるおそれを防止することができる。またコラム方向のデコード信号バスの配線長を略半分にすることおよびデコード信号バス領域を略半分に減少させることが可能となるため、デコード信号バスの配線領域における配線密度が高くなるおそれを防止することや、読み出し速度の高速化を図ることが可能となる。

Abstract translation: 冗余判断电路（3）包括：冗余判断电路地址递增控制器（30）; 偶数冗余地址判断单元（31）; 奇数冗余地址判断单元（32）; 冗余地址ROM（33），冗余IOROM（34）和选择单元（35）。 通过构建用于图2所示的2位预取操作的冗余判断电路（3）。 2转换为用于图2所示的2位预取操作的电路（存储单元电路（2），读出电路（4），地址生成电路（5））。 如图1所示，即使在通过2位预取的突发操作中也可以辅助冗余，并且防止读出操作速度降低。 此外，可以将列方向上的解码信号总线的布线长度大致减少一半并将解码信号总线区域大致减少一半。 因此，可以防止在解码信号总线的布线区域中布线密度增加的危险，并且增加读出速度。

公开(公告)号：WO2008010258A1

公开(公告)日：2008-01-24

申请号：PCT/JP2006/314151

申请日：2006-07-18

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  長尾 光洋 ,  新実 正博 ,  永井 賢治

Inventor： 長尾 光洋 ,  新実 正博 ,  永井 賢治

IPC: G11C16/02

CPC classification number: G11C16/16 ,  G11C8/16 ,  G11C11/412

Abstract: 　消去動作の１単位であるブロックを複数備え、複数の消去動作を連続して行なう不揮発性記憶装置であって、ブロックごとに、消去対象であるか否かの消去設定情報を格納する揮発性メモリセルアレイと、揮発性メモリセルアレイに消去設定情報を書き込む書込みアンプと、消去動作に応じて、対象となるブロックについての消去設定情報を揮発性メモリセルアレイから読み出す第１読出しアンプと、読出し動作に応じて、対象となるブロックについての消去設定情報を揮発性メモリセルアレイから読み出す第２読出しアンプとを備える。揮発性メモリセルアレイに格納されている消去設定情報を読み出す読出しアンプを、消去動作と読出し動作とで個別に備えるので、動作ごとに独立して読み出すことができ、消去設定情報を高い記憶密度であって必要最小限の記憶容量で格納することができる。

Abstract translation: 非易失性存储装置包括多个块作为擦除操作单元并且连续执行多个擦除操作。 非易失性存储装置包括：用于存储关于每个块是否被擦除的擦除设置信息的易失性存储单元阵列; 写入放大器，用于将所述擦除设置信息写入所述易失性存储单元阵列; 第一读取放大器，用于根据擦除操作从易失性存储单元阵列读出对象块上的擦除设置信息; 以及第二读取放大器，用于响应于读取操作从易失性存储单元阵列读取对象块上的擦除设置信息。 由于用于读取存储在易失性存储单元阵列中的擦除设置信息的读取放大器用于擦除操作和读取操作是单独提供的，所以可以独立地读取每个操作并且以高的存储密度存储擦除设置信息 使用最小存储容量。

公开(公告)号：WO2007004253A1

公开(公告)日：2007-01-11

申请号：PCT/JP2005/012033

申请日：2005-06-30

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  加藤 健太 ,  長尾 光洋

Inventor： 加藤 健太 ,  長尾 光洋

IPC: G11C16/06

CPC classification number: G11C16/0416 ,  G11C16/22

Abstract: 　メモリセルアレイに、通常データの格納領域のほかに制御情報の格納領域に割り当てられており、制御情報の格納領域は、制御情報の１ビットごとに所定数の制御情報格納メモリセルを備えて構成され、所定数の制御情報格納メモリセルに対して、同一ビットのデータが格納され、読み出しの際には同時に読み出しが行なわれる。制御情報を読み出す際、１ビットごとに所定数のメモリセルから同時に読み出しが行なわれるので、読み出し時の読み出し経路の駆動能力が強化される。電源投入時やリセット時の初期設定期間に読み出される制御情報の読み出し時間を短縮することができ、速やかに通常のアクセス動作に移行することができる。

Abstract translation: 用于通用和控制信息的存储区域被分配在存储单元阵列中。 用于控制信息的存储区域包括为每个单个位提供的预定数量的控制信息存储存储单元。 预定数量的控制信息存储单元存储相同位的数据并同时读出。 由于从预定数量的存储单元同时读出控制信息的每一位，所以增强了在读取操作期间激活的读取路径的驾驶性能。 可以在执行上电和复位操作的初始设定期间减少读取控制信息所需的时间，从而快速进入正常的访问操作。

公开(公告)号：WO2006046281A1

公开(公告)日：2006-05-04

申请号：PCT/JP2004/015830

申请日：2004-10-26

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  長尾 光洋 ,  加藤 健太 ,  河端 正蔵

Inventor： 長尾 光洋 ,  加藤 健太 ,  河端 正蔵

IPC: G11C16/06

CPC classification number: G11C29/02 ,  G11C16/102 ,  G11C16/20 ,  G11C16/3436 ,  G11C29/021 ,  G11C29/023 ,  G11C29/028 ,  G11C2029/4402

Abstract: 　ベリファイセンスアンプ１９は、書き換え対象の不揮発性メモリセルのデータを読み出す。読み出されたデータは、比較回路２１において期待データと比較される。書き換え完了に応じて比較回路２１から一致信号ＭＣＨが出力される。セレクタ２３からは、書き換え対象の不揮発性メモリセルＭＣに対応して揮発性データ保持部２５のデコード信号ＳＴＲ（ｉ）／ＳＷＰ（ｉ）が出力される。ベリファイ指示信号ＰＧＶ／ＥＲＶに応じて、ベリファイセンスアンプ１９に読み出されているデータが揮発性データ保持部２５に格納される。ベリファイ指示信号ＰＧＶ／ＥＲＶに代えて一致信号ＭＣＨで制御すれば、書き換え完了に応じて揮発性データ保持部２５へデータが格納される。不揮発性記憶部からの動作情報の再読み出しを行う必要がない。

Abstract translation: 验证读出放大器（19）读出要重写的非易失性存储器单元的数据。 将读取的数据与比较器电路（21）中的预期数据进行比较。 响应于重写完成，比较电路（21）输出符合信号（MCH）。 从选择器（23），输出易失性数据保持单元（25）的解码信号（STR（i）/ SWP（i））以对应于要被重写的非易失性存储器（MC）。 响应于验证指令信号（PGV / ERV），在验证读出放大器（19）中读取的数据被存储在易失性数据保持单元（25）中。 如果用符合信号（MCH）代替验证指令信号（PGV / ERV）进行控制，则响应于重写完成将数据存储在易失性数据保持单元（25）中。 无需从非易失性存储单元重新读取动作信息。