公开(公告)号：WO2008010258A1

公开(公告)日：2008-01-24

申请号：PCT/JP2006/314151

申请日：2006-07-18

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  長尾 光洋 ,  新実 正博 ,  永井 賢治

Inventor： 長尾 光洋 ,  新実 正博 ,  永井 賢治

IPC: G11C16/02

CPC classification number: G11C16/16 ,  G11C8/16 ,  G11C11/412

Abstract: 　消去動作の１単位であるブロックを複数備え、複数の消去動作を連続して行なう不揮発性記憶装置であって、ブロックごとに、消去対象であるか否かの消去設定情報を格納する揮発性メモリセルアレイと、揮発性メモリセルアレイに消去設定情報を書き込む書込みアンプと、消去動作に応じて、対象となるブロックについての消去設定情報を揮発性メモリセルアレイから読み出す第１読出しアンプと、読出し動作に応じて、対象となるブロックについての消去設定情報を揮発性メモリセルアレイから読み出す第２読出しアンプとを備える。揮発性メモリセルアレイに格納されている消去設定情報を読み出す読出しアンプを、消去動作と読出し動作とで個別に備えるので、動作ごとに独立して読み出すことができ、消去設定情報を高い記憶密度であって必要最小限の記憶容量で格納することができる。

Abstract translation: 非易失性存储装置包括多个块作为擦除操作单元并且连续执行多个擦除操作。 非易失性存储装置包括：用于存储关于每个块是否被擦除的擦除设置信息的易失性存储单元阵列; 写入放大器，用于将所述擦除设置信息写入所述易失性存储单元阵列; 第一读取放大器，用于根据擦除操作从易失性存储单元阵列读出对象块上的擦除设置信息; 以及第二读取放大器，用于响应于读取操作从易失性存储单元阵列读取对象块上的擦除设置信息。 由于用于读取存储在易失性存储单元阵列中的擦除设置信息的读取放大器用于擦除操作和读取操作是单独提供的，所以可以独立地读取每个操作并且以高的存储密度存储擦除设置信息 使用最小存储容量。

公开(公告)号：WO2007069322A1

公开(公告)日：2007-06-21

申请号：PCT/JP2005/023021

申请日：2005-12-15

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  矢野勝 ,  黒崎一秀 ,  坂下基匡

Inventor： 矢野勝 ,  黒崎一秀 ,  坂下基匡

IPC: G11C16/06 ,  G11C16/04

CPC classification number: G11C16/0483 ,  G11C5/02 ,  G11C5/06 ,  G11C7/18 ,  G11C16/0408 ,  G11C16/0491 ,  G11C16/24 ,  G11C16/30

Abstract: 本発明は、不揮発性メモリセル（１２）を有するメモリセルアレイ（１０）と、メモリセルを構成するトランジスタのソース・ドレインと第１電源と接続するＤＡＴＡＢとを接続または非接続するための第１選択回路（２０）と、ソース・ドレインと第２電源と接続するＡＲＶＳＳとを接続または非接続するための第２選択回路（３０）と、を有し、第１選択回路と第２選択回路はメモリセルアレイを挟み反対側に設けられている半導体装置およびその制御方法である。

Abstract translation: 一种半导体器件包括具有非易失性存储单元（12）的存储单元阵列（10），用于连接或断开与构成存储单元的晶体管的源极/漏极连接或连接到DATAB的第一选择电路（20） 第一电源以及用于连接或断开连接到第二电源的ARVSS的源极/漏极的第二选择电路（30）。 第一选择电路和第二选择电路布置在不同的侧面，以夹持存储单元阵列。 还公开了半导体控制方法。

公开(公告)号：WO2007069321A1

公开(公告)日：2007-06-21

申请号：PCT/JP2005/023011

申请日：2005-12-15

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  矢野 勝 ,  荒川 秀貴 ,  坂下 基匡 ,  小川 暁 ,  新村 義明 ,  青木 一

Inventor： 矢野 勝 ,  荒川 秀貴 ,  坂下 基匡 ,  小川 暁 ,  新村 義明 ,  青木 一

IPC: G11C16/06 ,  G11C16/02 ,  G11C16/04

CPC classification number: G11C16/0475

Abstract: 　絶縁性トラップ層を備えるメモリセルにおいて、第１トラップ領域の電荷の有無に応じて１ビットデータを記憶する記憶モードを有する不揮発性記憶装置、および不揮発性記憶装置の制御方法であって、ダイナミックリファレンスセルの初期化動作において、メモリセルの第２トラップ領域への電荷蓄積動作に合せて、初期化動作におけるプリセット動作として、第１および第２ダイナミックリファレンスセルの第２トラップ領域に対して電荷蓄積動作を行なう。また、データ書き換え時に、第１トラップ領域に対してプリプログラムベリファイ、およびプリプログラム動作を行なう。これにより、初期化動作および書き換え動作の時間短縮を図ることができる。

Abstract translation: 一种非易失性存储器，其中包括绝缘陷阱层的存储单元具有用于根据第一陷阱区域中的电荷的存在来存储一位数据的存储模式，以及控制非易失性存储器的方法。 在第一和第二动态参考单元的初始化中，与在存储单元的第二陷阱区域上执行的电荷累积同步地，在第一和第二动态参考单元的第二陷阱区域上执行作为初始化的预设操作的电荷累积。 在数据重写中，在第一陷阱区域执行预编程验证和预编程操作。 以这种方式，可以缩短初始化和重写所需的时间。

公开(公告)号：WO2007026494A1

公开(公告)日：2007-03-08

申请号：PCT/JP2006/315099

申请日：2006-07-31

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  保坂真弥 ,  岡西正富 ,  許男鎮

Inventor： 保坂真弥 ,  岡西正富 ,  許男鎮

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L27/115 ,  H01L27/11568

Abstract: 　本発明は、半導体基板（１０）に形成された溝部（１１）と、溝部（１１）の両側面に設けられた第１のＯＮＯ膜（１８）と、第１のＯＮＯ膜（１８）の側面に設けられ、溝部（１１）の長手方向に延在する第１のワードライン（２２）と、を有する半導体装置およびその製造方法である。本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。

Abstract translation: 半导体器件设置有形成在半导体衬底（10）上的沟槽部（11）。 布置在槽部分（11）的两个侧面上的第一ONO膜（18）; 以及布置在第一ONO膜（18）的侧面上并在槽部（11）的纵向方向上延伸的第一字线（22）。 还提供了一种用于制造这种半导体器件的方法。 通过半导体器件及其制造方法，可以实现高存储容量。

公开(公告)号：WO2007026393A1

公开(公告)日：2007-03-08

申请号：PCT/JP2005/015695

申请日：2005-08-30

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  村上洋樹 ,  栗原和弘

Inventor： 村上洋樹 ,  栗原和弘

IPC: G11C16/16

CPC classification number: G11C11/413 ,  G11C16/102 ,  G11C16/105

Abstract: 　本発明は、複数のフラッシュメモリセルを有し、全てのデータを消去する第１セクタ（１２）と、複数のフラッシュメモリセルを有し、全てのデータを保持する第２セクタ（１４）と、第１セクタ内のデータを消去する際に、複数のセクタから第１セクタおよび第２セクタの２つのセクタを選択するセクタ選択回路（１６）と、第２セクタのデータを保持するためのＳＲＡＭアレイ（３０）（記憶装置）と、を有する半導体装置およびその制御方法である。本発明によれば、セクタ選択回路を削減することにより、メモリセルアレイの面積を縮小することが可能な半導体装置およびその制御方法を提供することができる。

Abstract translation: 半导体器件包括第一扇区（12），第二扇区（14），扇区选择电路（16）和SRAM阵列（30）（存储器件）。 第一扇区（12）具有多个闪存单元，其数据全部被擦除。 第二扇区（14）具有多个闪存单元，其数据全部被保持。 当擦除第一扇区中的数据时，扇区选择电路（16）从多个扇区中选择第一和第二扇区。 SRAM阵列（30）用于保存存储在第二扇区中的数据。 还公开了一种半导体器件的控制方法。 半导体器件及其控制方法可以减少扇区选择电路，从而减小存储单元阵列的面积。

公开(公告)号：WO2007023545A1

公开(公告)日：2007-03-01

申请号：PCT/JP2005/015416

申请日：2005-08-25

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  永井 賢治

Inventor： 永井 賢治

IPC: G11C29/04 ,  G11C16/06

CPC classification number: G11C8/12

Abstract: 　メモリセルアレイが複数ブロックに区画され、ブロックを単位として冗長救済機能を備える記憶装置について、ブロック内の個別メモリセルへのアクセス動作に先立ち、ブロックを指定するブロックアドレスＢＡを入力すると共に、入力されたブロックアドレスＢＡについてブロック冗長の判定を行なうことにより、アクセス動作のたびに、ブロックアドレスＢＡの入力や冗長判定を行なう必要がない。メモリセルへのアクセス動作開始までの時間短縮を図ることができ、アクセススピードの向上を図ることができる。

Abstract translation: 在具有划分为多​​个块的存储单元阵列和以块为基础执行的冗余修复功能的存储器件中，在对块中的单独单元的访问操作之前输入用于指定块的块地址（BA） ，并且对输入块地址（BA）执行块冗余判定。 因此，不需要在每次进行访问操作时输入块地址（BA）并执行冗余判定。 可以缩短开始对存储单元的访问操作所需的时间，从而提高访问速度。

公开(公告)号：WO2007004253A1

公开(公告)日：2007-01-11

申请号：PCT/JP2005/012033

申请日：2005-06-30

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  加藤 健太 ,  長尾 光洋

Inventor： 加藤 健太 ,  長尾 光洋

IPC: G11C16/06

CPC classification number: G11C16/0416 ,  G11C16/22

Abstract: 　メモリセルアレイに、通常データの格納領域のほかに制御情報の格納領域に割り当てられており、制御情報の格納領域は、制御情報の１ビットごとに所定数の制御情報格納メモリセルを備えて構成され、所定数の制御情報格納メモリセルに対して、同一ビットのデータが格納され、読み出しの際には同時に読み出しが行なわれる。制御情報を読み出す際、１ビットごとに所定数のメモリセルから同時に読み出しが行なわれるので、読み出し時の読み出し経路の駆動能力が強化される。電源投入時やリセット時の初期設定期間に読み出される制御情報の読み出し時間を短縮することができ、速やかに通常のアクセス動作に移行することができる。

Abstract translation: 用于通用和控制信息的存储区域被分配在存储单元阵列中。 用于控制信息的存储区域包括为每个单个位提供的预定数量的控制信息存储存储单元。 预定数量的控制信息存储单元存储相同位的数据并同时读出。 由于从预定数量的存储单元同时读出控制信息的每一位，所以增强了在读取操作期间激活的读取路径的驾驶性能。 可以在执行上电和复位操作的初始设定期间减少读取控制信息所需的时间，从而快速进入正常的访问操作。

公开(公告)号：WO2007000823A1

公开(公告)日：2007-01-04

申请号：PCT/JP2005/011965

申请日：2005-06-29

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  遠田孝之 ,  森谷将之

Inventor： 遠田孝之 ,  森谷将之

IPC: H01L21/304 ,  H01L21/3205 ,  H01L21/76

CPC classification number: H01L21/31053 ,  H01L21/3081 ,  H01L21/31111 ,  H01L21/32139 ,  H01L21/76224

Abstract: 　本発明は、半導体基板上の一部に酸化窒化シリコン膜を含むストッパ層（３２）を形成する工程と、ストッパ層の間およびその上に、ストッパ層の表面より高い表面を有するカバー膜（３４）を形成する工程と、セリアスラリを研磨剤に用い、カバー膜をストッパ層までを研磨する工程を有する半導体装置の製造方法である。また、半導体基板上の一部に設けられた金属層（３０）と、金属層上に設けられた酸化窒化シリコン膜（３２）と、金属層の間の半導体基板上に設けられ、酸化窒化シリコン膜の表面と実質的に同じ平面内の表面を有する埋込層（３６）と、を具備する半導体装置である。本発明によれば、表面の平坦性に優れた膜を有する半導体装置およびその製造方法を提供することができる。

Abstract translation: 一种制造半导体器件的方法，包括在半导体衬底的一部分上形成包括氧化物/氮化硅膜的阻挡层（32）的步骤，形成表面高于所述塞子表面的覆盖膜（34）的步骤 阻挡层之间和之间的层，以及使用二氧化铈浆料作为研磨剂将覆盖层向下研磨到塞子层的步骤。 一种半导体器件，包括设置在半导体衬底的一部分上的金属层（30），设置在所述金属层上的氧化物/氮化物硅膜（32）以及设置在所述半导体衬底上的金属层之间的掩埋层（36） 实际上与氧化物/氮化物硅膜的表面齐平。 因此，可以提供具有表面平坦度优异的膜的半导体器件及其制造方法。

公开(公告)号：WO2007000808A1

公开(公告)日：2007-01-04

申请号：PCT/JP2005/011814

申请日：2005-06-28

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  保坂真弥

Inventor： 保坂真弥

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/11568 ,  H01L21/76229 ,  H01L27/115

Abstract: 　半導体基板（１０）内に形成されたビットライン（１４）と、ビットライン（１４）上にビットライン（１４）の長手方向に連続して設けられた絶縁膜ライン（１８）と、ビットライン（１４）間の半導体基板（１０）上に設けられたゲート電極（１６）と、ゲート電極（１６）上に接して設けられ、ビットライン（１４）の幅方向に延在したワードライン（２０）と、ビットライン（１４）間でありワードライン（２０）間の半導体基板に形成されたトレンチ部（２２）と、を具備する半導体装置およびその製造方法である。本発明によれば、ワードライン（１４）間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することができる。

Abstract translation: 提供了一种半导体器件，包括形成在半导体衬底（10）中的位线（14），在位线（14）的纵向方向上连续地布置在位线（14）上的绝缘膜线（18）， 布置在半导体衬底（10）上的位线（14）之间的栅电极（16），布置在栅极（16）上并在位线（14）的宽度方向上延伸的字线（20） 沟槽部分（22）形成在半导体衬底上的位线（14）和字线（20）之间。 还公开了制造半导体器件的方法。 可以提供能够分离字线（14）之间的元件并制作精细存储单元的半导体器件及其制造方法。

公开(公告)号：WO2006129345A1

公开(公告)日：2006-12-07

申请号：PCT/JP2005/009882

申请日：2005-05-30

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  鈴木紀勝 ,  新美真 ,  川本悟

Inventor： 鈴木紀勝 ,  新美真 ,  川本悟

IPC: G11C29/00 ,  G11C16/06

CPC classification number: G11C29/76

Abstract: 　通常用セルアレイ部３０と、通常用セルアレイ部３０に対する冗長セルアレイ部３１と、通常用セルアレイ部３０のセクタへのプログラムに失敗すると、プログラムに失敗したデータと、通常用セルアレイ部３０のセクタ内にすでに書き込まれているデータとを冗長セルアレイ部３１に再プログラムするＰＧＭ／ＥＲステートマシン２０を有している。プログラムに失敗すると、プログラムに失敗したデータと、セクタ内にすでに書き込まれているデータとを冗長セルアレイ部３１に再プログラムするようにしたので、データの消失を防止しデータを保証することができる。従って、システムの信頼性を向上させることができる。

Abstract translation: 半导体器件包括正常单元阵列单元（30），用于正常单元阵列单元（30）的冗余单元阵列单元（31），以及PGM / ER状态机（20），当编程到正常单元阵列单元 单元阵列单元（30）已经失败，用于对未编程的数据和已经写入冗余单元阵列单元（31）中的正常单元阵列单元（30）的扇区中的数据进行重新编程。 当编程失败时，在冗余单元阵列单元（31）中重新编程未被编程的数据和已写入扇区中的数据。 因此，可以防止数据丢失和保证数据。 这提高了系统的可靠性。