公开(公告)号：WO9802886A3

公开(公告)日：1998-05-07

申请号：PCT/US9712648

申请日：1997-07-17

Applicant: CHANG EDWARD C M ,  CHANG DEIRDRE S ,  CHANG DEREK S

Inventor： CHANG EDWARD C M ,  CHANG DEIRDRE S ,  CHANG DEREK S

IPC: G11C11/413 ,  G11C7/10 ,  G11C8/00 ,  G11C8/10 ,  G11C11/407

CPC classification number: G11C7/1042 ,  G11C7/1018 ,  G11C8/00 ,  G11C8/10

Abstract: A set of techniques are disclosed for organizing an electronic memory to increase the effective decoding speed while being able to randomly address storage locations in the memory. The memory typically contains a memory array (41 or 51) and address circuitry (40 or 50). In one memory-organization technique, the address circuitry contains a group of decoding segments (501-50M) arranged in series. Each decoding segment partially decodes an input memory address. In another memory-organization technique, the address circuitry contains a plurality of decoding segments (401 and 402) arranged in parallel, each decoding segment sequentially decoding different ones of the input memory addresses than each other decoding segment. A variation of the parallel memory-organization technique can be used with off-the-shelf memories.

Abstract translation: 公开了用于组织电子存储器以增加有效解码速度同时能够随机地寻址存储器中的存储位置的一组技术。 存储器通常包含存储器阵列（41或51）和地址电路（40或50）。 在一种存储器组织技术中，地址电路包含一组串联排列的解码段（501-50M）。 每个解码段都部分解码输入存储器地址。 在另一种存储器组织技术中，地址电路包含并行排列的多个解码段（401和402），每个解码段顺序解码输入存储器地址中的不同输入存储器地址，而不是每个其他解码段。 并行存储器组织技术的变体可以与现成的存储器一起使用。

公开(公告)号：WO1998002886A2

公开(公告)日：1998-01-22

申请号：PCT/US1997012648

申请日：1997-07-17

Applicant: CHANG, Edward, C., M. ,  CHANG, Deirdre, S. ,  CHANG, Derek, S.

IPC: G11C11/047

CPC classification number: G11C7/1042 ,  G11C7/1018 ,  G11C8/00 ,  G11C8/10

Abstract: A set of techniques are disclosed for organizing an electronic memory to increase the effective decoding speed while being able to randomly address storage locations in the memory. The memory typically contains a memory array (41 or 51) and address circuitry (40 or 50). In one memory-organization technique, the address circuitry contains a group of decoding segments (501-50M) arranged in series. Each decoding segment partially decodes an input memory address. In another memory-organization technique, the address circuitry contains a plurality of decoding segments (401 and 402) arranged in parallel, each decoding segment sequentially decoding different ones of the input memory addresses than each other decoding segment. A variation of the parallel memory-organization technique can be used with off-the-shelf memories.

Abstract translation: 一组技术被公开用于组织电子存储器以增加有效解码速度，同时能够随机地解决存储器中的存储位置。 存储器通常包含存储器阵列（41或51）和地址电路（40或50）。 在一种存储组织技术中，地址电路包含一组串联布置的解码段（501-50M）。 每个解码段部分地解码输入存储器地址。 在另一存储器组织技术中，地址电路包含并行排列的多个解码段（401和402），每个解码段顺序地解码输入存储器地址中的不同的译码段，而不是每个解码段。 并行记忆组织技术的变体可以与现成的存储器一起使用。