公开(公告)号：WO2017019714A1

公开(公告)日：2017-02-02

申请号：PCT/US2016/044125

申请日：2016-07-26

Applicant: POWER DOWN SEMICONDUCTOR LLC

Inventor： HUFFMAN, David, A.

IPC: H03M5/04 ,  G11C8/10 ,  H01P1/20

CPC classification number: G11C8/10 ,  G11C11/418 ,  H03B5/1215 ,  H03B5/1231 ,  H03B5/36 ,  H03B2200/0062

Abstract: A decoder according to one embodiment of the invention includes a set of lines, a resonator circuit, a set of input leads for receiving input signals, and a set of switches for coupling some of the lines within the set of lines to the resonator circuit in response to the input signals while the other lines within the set of lines are at a first binary voltage. The lines are coupled to a set of pointer circuits. The pointer circuits perform logic functions on the signals on the lines when the resonating signal is at a second binary voltage opposite the first binary voltage to thereby decode the input signals. Because the lines are driven high and low by a resonator circuit, the decoder circuit power consumption is less than it would be if the lines were pulled up and down by a set of pullup and pulldown transistors.

Abstract translation: 根据本发明的一个实施例的解码器包括一组线路，谐振器电路，用于接收输入信号的一组输入引线，以及一组开关，用于将该组线路中的一些线路耦合到谐振器电路 响应于输入信号，而该组线路中的其它线路处于第一二进制电压。 线路耦合到一组指针电路。 当谐振信号处于与第一二进制电压相反的第二二进制电压时，指针电路对线上的信号执行逻辑功能，从而对输入信号进行解码。 由于线路由谐振器电路驱动为高电平和低电平，所以解码器电路的功耗小于如果线路被一组上拉和下拉晶体管上拉和下拉的情况。

公开(公告)号：WO2016174979A1

公开(公告)日：2016-11-03

申请号：PCT/JP2016/060174

申请日：2016-03-29

Applicant: ソニーセミコンダクタソリューションズ株式会社

Inventor： 寺田　晴彦 ,  森　陽太郎 ,  北川　真

IPC: G11C13/00

CPC classification number: G11C13/0038 ,  G11C8/10 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/0033 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C2213/71

Abstract: 本技術の一実施の形態のメモリ装置は、行列状に配置された複数のメモリセルと、各メモリセルの一端に接続された複数の行配線と、各メモリセルの他端に接続された複数の列配線と、各偶数行の行配線に接続された第１デコーダ回路と、各奇数行の行配線に接続された第２デコーダ回路と、各偶数列の列配線に接続された第３デコーダ回路と、各奇数列の列配線に接続された第４デコーダ回路とを備えている。第１デコーダ回路、第２デコーダ回路、第３デコーダ回路、第４デコーダ回路は、それぞれ、互いに独立した回路で構成されている。

Abstract translation: 根据本技术实施例的存储器件包括：以矩阵方式布置的多个存储单元; 连接到每个存储单元的一端的多条行布线; 多个列线连接到每个存储单元的另一端; 连接到每行偶数行的行线的第一解码器电路; 连接到每个奇数行中的行线的第二解码器电路; 连接到每个偶数列中的列线的第三解码器电路; 以及连接到每个奇数列中的列线的第四解码器电路。 第一解码器电路，第二解码器电路，第三解码器电路和第四解码器电路各自由相互独立的电路构成。

公开(公告)号：WO2016149333A1

公开(公告)日：2016-09-22

申请号：PCT/US2016/022593

申请日：2016-03-16

Applicant: QUALCOMM INCORPORATED

Inventor： JUNG, Chulmin ,  CHEN, Po-Hung ,  LI, David ,  YOON, Sei Seung

IPC: G11C8/10

CPC classification number: G11C8/08 ,  G11C5/14 ,  G11C8/06 ,  G11C8/10

Abstract: A memory is provided that includes a row decoder that decodes an address into a plurality of decoded signals for selecting a word line to be asserted from a plurality of word lines. Each word line is driven through a decoder level-shifter that processes the decoded signals. Each decoder level-shifter corresponds to a unique combination of the decoded signals. The row decoder is in a logic power domain such that the decoded signals are asserted to a logic power supply voltage. When a decoder level-shifter's unique combination of decoded signals are asserted by the row decoder, the decoder level-shifter drives the corresponding word line with a memory power supply voltage for a memory power domain.

Abstract translation: 提供了一种存储器，其包括行解码器，其将地址解码为用于从多个字线选择要断言的字线的多个解码信号。 每个字线通过处理解码信号的解码器电平转换器驱动。 每个解码器电平转换器对应于解码信号的唯一组合。 行解码器处于逻辑功率域，使得解码信号被断言为逻辑电源电压。 当解码器电平移位器的解码信号的唯一组合由行解码器确定时，解码器电平转换器用存储器电源域的存储器电源电压驱动相应的字线。

公开(公告)号：WO2016048318A1

公开(公告)日：2016-03-31

申请号：PCT/US2014/057364

申请日：2014-09-25

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： BUCHANAN, Brent ,  SHARMA, Amit S ,  GIBSON, Gary ,  ORDENTLICH, Erik ,  MURALIMANOHAR, Naveen

IPC: G11C8/10

CPC classification number: G11C8/10 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028

Abstract: Example implementations disclosed herein can be used to decode memory elements in a crosspoint array. In one example implementation, a drain voltage is applied to a drain terminal of a field effect transistor switch for a selected row in the crosspoint array associated with the selected memory element. A bulk terminal of the field effect transistor switch for the selected row can be biased with a well voltage that is independent of the drain, source, or substrate voltages. In such examples, the gate terminal of the field effect transistor switch for the selected row can be driven with a gate voltage comprising the drain voltage and the well voltage. The drain voltage, the well voltage, and the gate voltage are selected to cause the field effect transistor switch for the selected row to operate as an ohmic switch.

Abstract translation: 本文公开的示例实现可以用于解码交叉点阵列中的存储器元件。 在一个示例实现中，漏极电压被施加到与所选存储器元件相关联的交叉点阵列中的所选行的场效应晶体管开关的漏极端子。 用于所选行的场效应晶体管开关的体积端子可以利用独立于漏极，源极或衬底电压的阱电压来偏置。 在这种示例中，用于所选行的场效应晶体管开关的栅极端子可以由包括漏极电压和阱电压的栅极电压驱动。 选择漏极电压，阱电压和栅极电压，使所选行的场效应晶体管开关作为欧姆开关工作。

公开(公告)号：WO2016018328A1

公开(公告)日：2016-02-04

申请号：PCT/US2014/049006

申请日：2014-07-31

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： JEON, Yoocharn

IPC: G11C8/10

CPC classification number: G11C13/0028 ,  G11C5/025 ,  G11C7/12 ,  G11C8/08 ,  G11C8/10 ,  G11C13/0026

Abstract: A crossbar array with shared drivers has a plurality of sets of row lines, a set of row drivers, a plurality of sets of column lines, a set of column drivers, and a plurality of memory cells. Each set of row lines has a plurality of row lines and is driven by a set of row drivers. Furthermore, each set of row lines intersects with a plurality of the sets of column lines. Likewise, each set of column lines has a plurality of column lines and is driven by a set of column drivers. Each set of column lines intersects with a plurality of the sets of row lines. Each memory cell is coupled between an intersection of a row line and a column line.

Abstract translation: 具有共享驱动器的交叉开关阵列具有多组行线，一组行驱动器，多组列线，一组列驱动器和多个存储器单元。 每组行行具有多行行并由一组行驱动器驱动。 此外，每组行线与多组列线相交。 类似地，每组列线具有多个列线并由一组列驱动器驱动。 每组列线与多条行行相交。 每个存储单元耦合在行线和列线的交点之间。

公开(公告)号：WO2015071965A1

公开(公告)日：2015-05-21

申请号：PCT/JP2013/080598

申请日：2013-11-12

Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  浅野 正通

Inventor： 舛岡　富士雄 ,  浅野　正通

IPC: H01L27/10 ,  H01L21/336 ,  H01L21/8238 ,  H01L21/8244 ,  H01L27/092 ,  H01L27/105 ,  H01L27/11 ,  H01L29/78

CPC classification number: H01L27/092 ,  G11C8/10 ,  G11C11/413 ,  H01L21/823885 ,  H01L27/1108 ,  H01L27/11273

Abstract: 　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダ回路を構成する半導体装置を小さい面積で提供する。　ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたデコーダ回路において、前記デコーダ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダ回路を構成する半導体装置を提供する。

Abstract translation: 本发明的目的是使用作为垂直晶体管的周边栅晶体管（SGT）来提供构成用于存储器选择的解码器电路并占用小面积的半导体器件。 在使用配置在m行n列的多个MOS晶体管构成的解码器电路中，构成解码电路的MOS晶体形成在形成于基板上的平面硅层上，其中漏极，栅极和源极垂直设置。 所述栅极围绕硅柱，并且所述平面硅层包括具有第一导电类型的第一有源区和具有第二导电类型的第二有源区，其中有源区通过形成在平面硅上的硅层彼此连接 层表面。 因此，提供了构成小区域的解码器电路的半导体器件。

公开(公告)号：WO2014204661A1

公开(公告)日：2014-12-24

申请号：PCT/US2014/041034

申请日：2014-06-05

Applicant: MICRON TECHNOLOGY, INC.

Inventor： CASTRO, Hernan, A. ,  TEDROW, Kerry, Dean ,  WU, Jack, Chinho

IPC: G11C7/00 ,  G11C7/10

CPC classification number: G06F13/1605 ,  G06F3/0604 ,  G06F3/0635 ,  G06F3/0683 ,  G06F12/0653 ,  G06F13/1668 ,  G06F13/4022 ,  G06F2212/1008 ,  G06F2212/1041 ,  G11C5/025 ,  G11C8/10 ,  G11C8/12 ,  G11C13/0023 ,  G11C13/0033 ,  G11C2213/71

Abstract: In one embodiment, an apparatus, such as a memory device, is disclosed. The apparatus includes multiple memory tiles and selection circuitry. Each memory tile has an array of storage components at intersections of a plurality of digit line conductors and a plurality of access line conductors. The selection circuitry includes line drivers that select a storage component of a memory tile based on a corresponding digit line conductor and a corresponding access line conductor to the storage component. The selection circuitry may select two or more storage components of a memory tile in a consecutive manner before selecting the storage components of a different memory tile.

Abstract translation: 在一个实施例中，公开了诸如存储器件的装置。 该装置包括多个存储器片和选择电路。 每个存储器片具有在多个数字线导体和多个接入线导体的交叉处的存储部件阵列。 选择电路包括线路驱动器，其基于对应的数字线路导体和对存储组件的对应的接入线路导体选择存储器瓦片的存储部件。 选择电路可以在选择不同存储器块的存储组件之前以连续的方式选择存储器块的两个或更多个存储组件。

公开(公告)号：WO2014124060A1

公开(公告)日：2014-08-14

申请号：PCT/US2014/014961

申请日：2014-02-05

Applicant: FIXNETIX, LTD.

Inventor： HUGHES, Hugh ,  ELLIS, Paul ,  MOORE, Alasdair

IPC: G06F12/00

CPC classification number: G11C7/1072 ,  G06F17/3033 ,  G06F17/30949 ,  G06Q40/08 ,  G11C7/1066 ,  G11C8/04 ,  G11C8/10 ,  H04L45/7453

Abstract: An embedded hardware-based risk system is provided that has an apparatus and method for the management of unique alpha-numeric order message identifiers within DDR memory space restrictions. The apparatus provides a new design for assigning orders (CLOrlD) to memory and the method thereof specifically with the intention to not impact latency until memory is over 90% ML

Abstract translation: 提供了一种基于嵌入式硬件的风险系统，其具有用于在DDR存储器空间限制内管理唯一字母数字顺序消息标识符的装置和方法。 该设备提供了一种用于向存储器分配订单（CLOrD）和其方法的新设计，其具体意图是不影响延迟，直到存储器超过90％ML

公开(公告)号：WO2014120477A1

公开(公告)日：2014-08-07

申请号：PCT/US2014/012007

申请日：2014-01-17

Applicant: MICRON TECHNOLOGY, INC.

Inventor： JONES, William F. ,  WRIGHT, Jeffrey P.

IPC: G11C11/401 ,  G11C11/406

CPC classification number: G11C8/10 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/40622 ,  G11C11/4087 ,  G11C17/16 ,  G11C17/18 ,  G11C29/783 ,  G11C2211/4068

Abstract: Apparatuses and methods for targeted row refreshes are disclosed herein. In an example apparatus, a predecoder receives a target row address and determines whether a target row of memory associated with the target row address is a primary or a redundant row of memory. The predecoder is further configured to cause one or more rows of memory physically adjacent the primary row of memory to be refreshed if the primary row is the target row or one or more rows of memory physically adjacent the redundant row of memory to be refreshed if the redundant row of memory is the target row of memory.

Abstract translation: 本文公开了用于目标行刷新的装置和方法。 在示例性装置中，预解码器接收目标行地址并且确定与目标行地址相关联的目标行存储器是主存储器还是冗余存储器行。 如果主行是目标行或物理上邻近待刷新的存储器的行，存储器的一行或多行存储器将被刷新，则预解码器还被配置为使物理上邻近主行存储器的一行或多行存储器被刷新，如果 内存冗余行是目标行内存。

公开(公告)号：WO2014105537A1

公开(公告)日：2014-07-03

申请号：PCT/US2013/075866

申请日：2013-12-17

Applicant: SANDISK TECHNOLOGIES INC.

Inventor： RAMACHANDRA, Venkatesh Prasad

IPC: G11C7/22 ,  G11C8/10

CPC classification number: G11C16/06 ,  G11C7/227 ,  G11C8/10 ,  G11C2207/005

Abstract: Each I/O channel between a controller and one or more memory dice of a memory device has a driver on one end and a receiver at the other end. The receiver is optionally terminated with a pseudo open-drain ("POD") termination instead of the conventional center-tapped ("CTT") termination to save energy. During a read operation, data is driven from the memory die to a POD terminated receiver circuit in the controller. With POD termination, the degradation in performance due to the more non-linear driver in the memory die, fabricated for example in the NAND technology processing, is alleviated by an adaptive reference voltage level adjustment in the receiver circuit of the controller. Optionally, the receiver circuit of a memory die is also provided with an adaptive reference level adjustment.

Abstract translation: 控制器与存储器件的一个或多个存储器管芯之间的每个I / O通道在一端具有驱动器，另一端具有接收器。 接收器可选择以假开放漏极（“POD”）端接而不是传统的中心抽头（“CTT”）终端来终止以节省能量。 在读取操作期间，数据从存储器管芯驱动到控制器中的POD终止的接收器电路。 通过POD终止，由于例如在NAND技术处理中制造的存储器管芯中的非线性驱动器的性能下降，通过控制器的接收器电路中的自适应参考电压电平调节来减轻。 可选地，存储管芯的接收器电路还具有自适应参考电平调整。