公开(公告)号：WO2007024435A2

公开(公告)日：2007-03-01

申请号：PCT/US2006/030201

申请日：2006-08-03

Applicant: INTEL CORPORATION ,  MANDELBLAT, Julius ,  MEHALEL, Moty ,  MENDELSON, Avi ,  NAVEH, Alon

Inventor： MANDELBLAT, Julius ,  MEHALEL, Moty ,  MENDELSON, Avi ,  NAVEH, Alon

IPC: G06F1/32

CPC classification number: G06F1/3275 ,  G06F1/3225 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/601 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D50/20

Abstract: Systems and methods of dynamic memory for power reduction are described with respect to a memory with a coupled sleep device. In one embodiment, the operating requirements can reflect amount of memory required to perform commensurate operations. Memory power management logic is used to coordinate memory requirements with operating requirements. The sleep device is able to enable or disable the memory based on the requirements to reduce power consumption.

Abstract translation: 针对具有耦合睡眠设备的存储器来描述用于功率降低的动态存储器的系统和方法。 在一个实施例中，操作要求可以反映执行相称操作所需的存储器的量。 内存电源管理逻辑用于协调内存要求与操作要求。 睡眠设备能够根据要求启用或禁用内存以降低功耗。

公开(公告)号：WO2007078701A2

公开(公告)日：2007-07-12

申请号：PCT/US2006/047301

申请日：2006-12-11

Applicant: INTEL CORPORATION ,  KURTS, Tsvika ,  MEHALEL, Moty ,  MANDELBLAT, Julius ,  GENDLER, Alexander

Inventor： KURTS, Tsvika ,  MEHALEL, Moty ,  MANDELBLAT, Julius ,  GENDLER, Alexander

IPC: G06F11/00 ,  G06F11/07

CPC classification number: G06F11/0772 ,  G06F11/0742 ,  G06F11/076 ,  G06F11/1064

Abstract: Briefly, a method, main processing unit and a computer system to report a failure in a bit of a memory line by updating first and second counters for a first time and a second time correction of bit failures in a line, respectively. The updating of first and second counters after a third time correction of bit failure in the line is disabled.

Abstract translation: 简而言之，一种方法，主处理单元和计算机系统，分别通过一行更新第一和第二计数器以及一行中的位故障的第二次校正来报告存储器线路中的故障。 在线路中的位故障第三次校正之后，第一和第二计数器的更新被禁用。

公开(公告)号：WO1995033265A1

公开(公告)日：1995-12-07

申请号：PCT/US1995006771

申请日：1995-05-24

Applicant: INTEL CORPORATION

Inventor： INTEL CORPORATION ,  MEHALEL, Moty

IPC: G11C15/00

CPC classification number: G11C15/04 ,  G11C11/403 ,  G11C11/412 ,  G11C15/043

Abstract: A four-transistor memory cell having a cross coupled transistors (Q10, Q11) and a pair of pass gates (Q12, Q13) is disclosed. The four-transistor memory cell is refreshed by charge transfer between the bit lines (BL, BL#) and the internal node (90, 92) during bit line precharge.

Abstract translation: 公开了具有交叉耦合晶体管（Q10，Q11）和一对通孔（Q12，Q13）的四晶体管存储单元。 在位线预充电期间，四晶体管存储单元被位线（BL，BL＃）和内部节点（90,92）之间的电荷转移刷新。