公开(公告)号：WO2005064424A2

公开(公告)日：2005-07-14

申请号：PCT/EP2004/053514

申请日：2004-12-15

Applicant: ENDRESS+HAUSER GMBH+CO. KG ,  LALLA, Robert ,  GESSER, Jean-Luc ,  GÖTZ, Arno ,  HUMPERT, Axel

Inventor： LALLA, Robert ,  GESSER, Jean-Luc ,  GÖTZ, Arno ,  HUMPERT, Axel

IPC: G05B15/00

CPC classification number: G05B19/0428 ,  G05B19/0421 ,  G05B2219/23194 ,  G05B2219/23214 ,  G05B2219/24021 ,  G05B2219/24187 ,  G05B2219/25254 ,  G05B2219/25257 ,  G05B2219/25274 ,  G05B2219/37494

Abstract: Ein Prozessmessgerät mit einem ersten Prozessor (21), welcher in ersten Verarbeitungszyklen mit einem ersten Algorithmus eine Messwertverarbeitung durchführt; und einen zweiten Prozessor (25), welcher Koordinations und/oder Kommunikationsaufgaben wahrnimmt. Der zweite Prozessor (25) liest in Zeitabständen, die grösser sind als der erste Verarbeitungszyklus einen Kontrolldatensatz aus dem ersten Prozessor (21), und führt anhand des Kontrolldatensatzes den ersten Algorithmus aus um die korrekte Funktion des ersten Prozessors zu verifizieren.

Abstract translation: 具有第一处理器（21），其执行与第一算法第一处理周期的测量值的处理的方法，测量装置; 并且执行一个第二处理器（25），其协调和/或通信任务。 第二处理器（25）读出的时间间隔，其比所述第一处理周期来验证控制数据从第一处理器（21）设置得更大，并且执行控制数据设定为第一算法到所述第一处理器的正确运行的基础上。

公开(公告)号：WO9843176A8

公开(公告)日：1999-04-15

申请号：PCT/US9805666

申请日：1998-03-19

Applicant: RUBINSTEIN RICHARD

Inventor： RUBINSTEIN RICHARD

IPC: G05B19/042 ,  G06F12/02 ,  G11C8/10 ,  H04N7/50 ,  G06F13/16

CPC classification number: G11C8/10 ,  G05B19/042 ,  G05B2219/15118 ,  G05B2219/25254 ,  G05B2219/25305 ,  G05B2219/25431 ,  G06F12/0284 ,  H04N19/61 ,  Y02D10/13

Abstract: Architectures and circuits are described for various implementations of a memory-centric computing system for DSP and other compute-intensive applications. A shared, reconfigurable memory system is accessible to both a host processor or controller and to one or more execution units such as a DSP execution unit. By swapping memory space between the processor and the execution unit so as to support continuous execution and I/O, improved performance is achieved while cost is reduced. The shared memory system includes multiple reconfigurable memory segments to allow allocation of various amounts of memory to respective execution units or I/O or DMA channels as needed to optimize performance. A "virtual two-port" solution is also described for using single-port memory in the shared configuration with multiple address sources.

Abstract translation: 针对DSP和其他计算密集型应用程序的以内存为中心的计算系统的各种实现描述了体系结构和电路。 共享的可重新配置的存储器系统可由主处理器或控制器以及一个或多个执行单元（诸如DSP执行单元）访问。 通过交换处理器和执行单元之间的存储空间，以支持连续执行和I / O，在降低成本的同时实现了改进的性能。 共享存储器系统包括多个可重新配置的存储器段，以允许根据需要将各种量的存储器分配到相应的执行单元或I / O或DMA通道以优化性能。 还描述了在具有多个地址源的共享配置中使用单端口存储器的“虚拟双端口”解决方案。

公开(公告)号：WO98043176A1

公开(公告)日：1998-10-01

申请号：PCT/US1998/005666

申请日：1998-03-19

IPC: G05B19/042 ,  G06F12/02 ,  G11C8/10 ,  H04N7/50 ,  G06F13/16

CPC classification number: G11C8/10 ,  G05B19/042 ,  G05B2219/15118 ,  G05B2219/25254 ,  G05B2219/25305 ,  G05B2219/25431 ,  G06F12/0284 ,  H04N19/61 ,  Y02D10/13

Abstract: Architectures and circuits are described for various implementations of a memory-centric computing system for DSP and other compute-intensive applications. A shared, reconfigurable memory system is accessible to both a host processor or controller and to one or more execution units such as a DSP execution unit. By swapping memory space between the processor and the execution unit so as to support continuous execution and I/O, improved performance is achieved while cost is reduced. The shared memory system includes multiple reconfigurable memory segments to allow allocation of various amounts of memory to respective execution units or I/O or DMA channels as needed to optimize performance. A "virtual two-port" solution is also described for using single-port memory in the shared configuration with multiple address sources.

Abstract translation: 针对DSP和其他计算密集型应用程序的以内存为中心的计算系统的各种实现描述了体系结构和电路。 共享的可重新配置的存储器系统可由主处理器或控制器以及一个或多个执行单元（诸如DSP执行单元）访问。 通过交换处理器和执行单元之间的存储空间，以支持连续执行和I / O，在降低成本的同时实现了改进的性能。 共享存储器系统包括多个可重新配置的存储器段，以允许根据需要将各种量的存储器分配到相应的执行单元或I / O或DMA通道以优化性能。 还描述了在具有多个地址源的共享配置中使用单端口存储器的“虚拟两端口”解决方案。

公开(公告)号：WO2005064424A3

公开(公告)日：2006-03-09

申请号：PCT/EP2004053514

申请日：2004-12-15

Applicant: ENDRESS & HAUSER GMBH & CO KG ,  LALLA ROBERT ,  GESSER JEAN-LUC ,  GOETZ ARNO ,  HUMPERT AXEL

Inventor： LALLA ROBERT ,  GESSER JEAN-LUC ,  GOETZ ARNO ,  HUMPERT AXEL

IPC: G05B19/042

CPC classification number: G05B19/0428 ,  G05B19/0421 ,  G05B2219/23194 ,  G05B2219/23214 ,  G05B2219/24021 ,  G05B2219/24187 ,  G05B2219/25254 ,  G05B2219/25257 ,  G05B2219/25274 ,  G05B2219/37494

Abstract: Disclosed is a process measurement apparatus comprising a first processor (21) which processes measured values in a first processing cycle by means of a first algorithm, and a second processor (25) that performs coordination tasks and/or communication tasks. The second processor (25) reads a set of reference data out of the first processor (21) at intervals that are greater than the first processing cycle and executes the first algorithm based on said set of reference data in order to verify whether the first processor functions properly.

Abstract translation: 具有第一处理器（21），其执行与第一算法第一处理周期的测量值的处理的方法，测量装置; 并且执行一个第二处理器（25），其协调和/或通信任务。 第二处理器（25）读出的时间间隔，其比所述第一处理周期，控制数据从所述第一处理器（21）设置得更大，并且执行控制数据以验证所述第一处理器的正确运行设置为第一算法的基础上。