公开(公告)号：WO2016174432A1

公开(公告)日：2016-11-03

申请号：PCT/GB2016/051196

申请日：2016-04-28

Applicant: NORDIC SEMICONDUCTOR ASA ,  SAMUELS, Adrian James

Inventor： ENDERSEN, Vegard ,  SKOGLUND, Per-Carsten ,  WIKEN, Steffen

IPC: G06F13/42 ,  H03K19/00

CPC classification number: H03K19/0021 ,  G06F13/4282 ,  G06F13/4291 ,  H03K21/38

Abstract: A serial, half-duplex start/stop event detection circuit comprises a stop detection flip-flop (18) clocked by a serial data input that takes a serial clock input as an input and generates a stop signal output (10) indicative of a stop event. A start detection flip-flop (20), clocked by an inverted copy of the serial data input, takes the serial clock input as an input and generates a start signal output (12) indicative of a start event. A first buffer flip-flop (22), clocked by an inverted copy of the serial clock input, takes the start signal output as an input and generates a first delayed start signal output. Similarly, a second buffer flip-flop (24), clocked by the serial clock input, takes the first delayed start signal output as an input and generates a second delayed start signal output (14). The second delayed start signal output resets at least one of said stop detection, start detection or first buffer flip-flops.

Abstract translation: 串行半双工启动/停止事件检测电路包括由串行数据输入时钟的停止检测触发器（18），该串行数据输入将串行时钟输入作为输入，并产生指示停止的停止信号输出（10） 事件。 由串行数据输入的反相复制时钟的启动检测触发器（20）将串行时钟输入作为输入，并产生指示开始事件的起始信号输出（12）。 由串行时钟输入的反相复制时钟的第一缓冲触发器（22）将起始信号输出作为输入，并产生第一延迟启动信号输出。 类似地，由串行时钟输入时钟的第二缓冲器触发器（24）将第一延迟起始信号输出作为输入，并产生第二延迟起始信号输出（14）。 第二延迟启动信号输出复位所述停止检测，起始检测或第一缓冲器触发器中的至少一个。

公开(公告)号：WO2016140777A1

公开(公告)日：2016-09-09

申请号：PCT/US2016/017084

申请日：2016-02-09

Applicant: QUALCOMM INCORPORATED

Inventor： XIE, Jing ,  DU, Yang

IPC: G06F1/32 ,  H01L25/065

CPC classification number: H03K19/0021 ,  G06F1/3296 ,  H01L25/0657 ,  H03K3/037 ,  H03K19/017509 ,  Y02D10/172

Abstract: A three-dimensional integrated circuit having a dual or multiple power domain is capable of less energy consumption operation under a given clock rate, which results in an enhanced power-performance-area (PPA) envelope. Sequential logic operates under a system clock that determines the system throughput, whereas combinational logic operates in a different power domain to control overall system power including dynamic and static power. The sequential logic and clock network may be implemented in one tier of the three-dimensional integrated circuit supplied with a relatively high power supply voltage, whereas the combinational logic may be implemented in another tier of the three-dimensional integrated circuit supplied with a relatively low power supply voltage. Further pipeline reorganization may be implemented to leverage the system energy consumption and performance to an optimal point.

Abstract translation: 具有双功率域或多个功率域的三维集成电路在给定的时钟速率下能够更少的能量消耗操作，这导致增强的功率性能面积（PPA）包络。 顺序逻辑在确定系统吞吐量的系统时钟下运行，而组合逻辑在不同的功率域中运行，以控制整个系统功率，包括动态和静态功率。 顺序逻辑和时钟网络可以在被提供有相对高的电源电压的三维集成电路的一个层中实现，而组合逻辑可以在提供有相对低的三维集成电路的另一层中实现 电源电压。 可以实施进一步的管道重组以将系统能量消耗和性能用于最佳点。

公开(公告)号：WO2015192414A1

公开(公告)日：2015-12-23

申请号：PCT/CN2014/081870

申请日：2014-07-09

Applicant: 华中科技大学

Inventor： 缪向水 ,  周亚雄 ,  李祎 ,  孙华军

IPC: H03K19/173

CPC classification number: H03K19/0002 ,  H03K19/0021 ,  H03K19/0813 ,  H03K19/20

Abstract: 一种非易失性布尔逻辑运算电路及其操作方法，布尔逻辑运算电路具有两个输入端（A，B）和一个输出端（C），包括第一阻变元件（M 1 ）和第二阻变元件（M 2 ）；第一阻变元件（M 1 ）的负极（511）作为逻辑运算电路的第一输入端（A），第二阻变元件（M 2 ）的负极（521）作为逻辑运算电路的第二输入端（B），第二阻变元件（M 2 ）的正极（522）与第一阻变元件（M 1 ）的正极（512）连接后作为逻辑运算电路的输出端（C）。通过对非易失性布尔逻辑运算电路进行操作可实现至少16种基本布尔逻辑操作。通过两个阻变元件（M 1 ，M 2 ）搭建的逻辑电路，可根据需求实现至少16种基本布尔逻辑运算，逻辑运算的结果直接存储在阻变元件（M 1 ，M 2 ）的电阻状态中，实现了计算和存储的融合，并且逻辑电路所需的器件数少、操作简单，因此，可以节省计算功耗和时间，提高计算效率。