公开(公告)号：WO2022169586A1

公开(公告)日：2022-08-11

申请号：PCT/US2022/012703

申请日：2022-01-18

Applicant: FLEX LOGIX TECHNOLOGIES, INC.

Inventor： WARE, Frederick, A. ,  WANG, Cheng, C.

IPC: H03K19/173 ,  H03K19/17724 ,  G06F7/50

Abstract: An integrated circuit comprising a plurality of multiplier-accumulator circuits connected in series to form a linear pipeline to process first data, via performing a plurality of concatenated multiply and accumulate operations, and generate MAC output data, wherein each multiplier-accumulator circuit of the plurality of multiplier- accumulator circuits includes (i) a multiplier to multiply first data by a multiplier weight data and generate a product data, and (ii) an accumulator, coupled to the multiplier of the associated multiplier-accumulator circuit, to add second data and the product data of the associated multiplier to generate sum data. The integrated circuit further includes an activation circuit, connected to the output of the linear pipeline of the plurality of multiplier-accumulator circuits, to receive the MAC output data and process the MAC output data, via a non-linear activation function, to generate MAC pipeline output data.

公开(公告)号：WO2021090711A1

公开(公告)日：2021-05-14

申请号：PCT/JP2020/039930

申请日：2020-10-23

Applicant: 太陽誘電株式会社 ,  株式会社ＴＲＬ

Inventor： 勝　満徳 ,  関口　象一 ,  吉田　賢司

IPC: G06F7/57 ,  G06F9/38 ,  G06F15/80 ,  H03K19/173

Abstract: 論理回路に対応するデータ処理を実行し、データ処理をプログラム可能なデータ処理装置であって、複数の演算回路を備える。複数の演算回路のそれぞれは、複数のアドレスのそれぞれに対応させてデータを記憶し、複数のアドレスのうちの何れか１つのアドレスを指定する入力データを取得した場合、入力データに対応させて記憶しているデータを出力データとして出力するメモリと、１ビットの値を表す第１バイパス入力データを取得し、予め設定された第１設定情報に応じて、第１バイパス入力データを、入力データのうちの所定の第１ビットのデータに代えてメモリに与えるか否かを切り替え、および、第１設定情報に応じて、第１バイパス入力データを第１バイパス出力データとして出力させるか否かを切り替える第１セレクタと、を有する。

公开(公告)号：WO2020050981A1

公开(公告)日：2020-03-12

申请号：PCT/US2019/047526

申请日：2019-08-21

Applicant: CYPRESS SEMICONDUCTOR CORPORATION

Inventor： THIAGARAJAN, Eashwar ,  PAGE, Andrew ,  KUTZ, Harold ,  CASTOR-PERRY, Kendall ,  SINGH, Rajiv ,  HANCIOGLU, Erhan ,  SULLAM, Bert

IPC: H03K19/173 ,  G06G7/06 ,  G05B19/02 ,  G05B19/042 ,  G05B19/045 ,  G06F13/10

Abstract: Implementations disclosed describe a programmable analog subsystem (PASS) having a plurality of reconfigurable analog circuits. The PASS may be coupled to an input/output device to receive an input signal and to an interface to communicate data with a central processing unit. In a first PASS configuration, with the plurality of reconfigurable analog circuits having a first configuration setting, the PASS may process the input signal through the plurality of reconfigurable analog circuits to generate a first output value based on the input signal. Responsive to the first output value, the PASS may reconfigure the plurality of reconfigurable analog circuits into a second PASS configuration having a second configuration setting, such that the second configuration setting is different than the first configuration setting.

公开(公告)号：WO2019055248A1

公开(公告)日：2019-03-21

申请号：PCT/US2018/049423

申请日：2018-09-04

Applicant: NEXTERA VIDEO, INC

Inventor： DEAME, John E. ,  KAUFMANN, Steven ,  VOICU, Liviu

IPC: G06F17/50 ,  H03K19/173

Abstract: Techniques and mechanisms described herein include a signal processor implemented as an overlay on a field-programmable gate array (FPGA) device that utilizes special purpose, hardened intellectual property (IP) modules such as memory blocks and digital signal processing (DSP) cores. A Processing Element (PE) is built from one or more DSP cores connected to additional logic. Interconnected as an array, the PEs may operate in a computational model such as Single Instruction - Multiple Thread (SIMT). A software hierarchy is described that transforms the SIMT array into an effective signal processor.

公开(公告)号：WO2018198616A1

公开(公告)日：2018-11-01

申请号：PCT/JP2018/011517

申请日：2018-03-22

Applicant: 日立オートモティブシステムズ株式会社

Inventor： 植田　泰輔 ,  堤　聡 ,  遠藤　英樹 ,  坂本　英之

IPC: G06F15/78 ,  G06F8/61 ,  G06F9/38 ,  H03K19/173

Abstract: 電子制御装置は、再構成されて演算を実行する演算部、および演算部が演算対象とする演算対象データを格納する格納部が構成される部分再構成可能な論理回路と、演算部を再構成させるための回路データ、および演算対象データを論理回路に送信する処理制御部とを備え、処理制御部は、再構成の完了後の演算部である次回演算部にかかる演算対象データである次回演算対象データが得られると、次回演算部の再構成が完了しているか否かにかかわらず、格納部への次回演算対象データの送信を開始し、再構成が完了した次回演算部は次回演算対象データを用いて演算を行う。

公开(公告)号：WO2018173357A1

公开(公告)日：2018-09-27

申请号：PCT/JP2017/040539

申请日：2017-11-10

Applicant: 日本電気株式会社

Inventor： 池内　克尚

IPC: G06F11/07 ,  G06F8/65 ,  H03K19/173

Abstract: 複数の回路情報と、論理回路の構成に失敗していない前記回路情報を選択する起動制御用論理回路の構成に用いられる起動制御用回路情報とを予め記憶する記憶素子と、起動の際、または、前記複数の回路情報のいずれかの前記回路情報による前記論理回路の構成が失敗した際、前記記憶素子から前記起動制御用回路情報を読み出して前記起動制御用論理回路を構成し、構成した前記起動制御用論理回路に前記論理回路の構成に失敗していない前記回路情報を選択させ、前記起動制御用論理回路に選択される前記回路情報を前記記憶素子から読み出して前記回路情報に応じた前記論理回路の構成を行う集積回路と、を備えることを特徴とする集積回路システム。

公开(公告)号：WO2017176381A3

公开(公告)日：2017-10-12

申请号：PCT/US2017/018925

申请日：2017-02-22

Applicant: UNIVERSITY OF SOUTH FLORIDA

Inventor： IYENGAR, Anirudh, Srikant ,  GHOSH, Swaroop ,  VONTELA, Deepakreddy ,  NIRMALA, Ithihasareddy

IPC: H03K19/173

Abstract: Disclosed are various embodiments providing circuitry that includes camouflaged gates that each have multiple switches arranged in a predefined format. A switch at a specific position in one camouflaged gate can have a different threshold voltage than a switch at the specific position in another camouflaged gate. The logical function performed by the camouflaged gate can be based on which of the switches have a low threshold voltage and which of the switches have a high threshold voltage.

Abstract translation: 公开了提供包括伪装栅极的电路的各种实施例，每个伪装栅极具有以预定格式排列的多个开关。 在一个伪装门中的特定位置处的开关可以具有与在另一个伪装门中的特定位置处的开关不同的阈值电压。 由伪装门执行的逻辑功能可以基于哪个开关具有低阈值电压以及哪个开关具有高阈值电压。

公开(公告)号：WO2017126544A1

公开(公告)日：2017-07-27

申请号：PCT/JP2017/001525

申请日：2017-01-18

Applicant: 日本電気株式会社

Inventor： 辻　幸秀 ,  阪本　利司 ,  宮村　信 ,  白　旭 ,  多田　あゆ香 ,  根橋　竜介

IPC: H03K19/173 ,  G11C13/00

CPC classification number: G11C13/00 ,  H03K19/173

Abstract: 本発明の目的は、チップ上でのシリコン使用効率が上がり、ロジックセルのサイズを容易に小さくすることである。そのために、本発明の再構成可能回路は、抵抗変化素子から構成され、少なくとも２個に分散して配置されたロジックメモリ部と、ロジックメモリ部を参照して論理演算を行うロジック部と、ロジック部の論理演算の結果を受け、外部に出力する信号パス切り替え部と、を含み、ロジックメモリ部と信号パス切り替え部とは、クロスバースイッチ回路を構成し、かつ抵抗変化素子への書込み配線を共有している。

Abstract translation: 本发明的目的是提高在芯片上使用硅的效率并且容易地减小逻辑单元的尺寸。 为此，本发明的可重构电路由电阻变化元件组成，并且包括至少两个分布式布置的逻辑存储器，逻辑部分，用于参照逻辑存储部分执行逻辑操作，逻辑部分 并且将结果输出到外部，其中逻辑存储部分和信号路径切换部分构成纵横开关电路，并且到可变电阻元件的写入布线由 与我分享。

公开(公告)号：WO2016178332A1

公开(公告)日：2016-11-10

申请号：PCT/JP2016/055389

申请日：2016-02-24

Applicant: 株式会社制御システム研究所

Inventor： 森本　賢一

IPC: H03K19/173

CPC classification number: G06F7/02 ,  G06F7/483 ,  H03K19/173

Abstract: ＦＰＧＡ（１０）の構成メモリに構成情報をロードすることによって、演算回路（Ｌ１～Ｌ３）と検証回路（２１）とを形成する。演算回路（Ｌ１～Ｌ３）は、同じ演算機能を有しているが、回路ブロックの組み合わせが互いに異なっている。演算回路（Ｌ１、Ｌ３）は、ＤＳＰブロック（１２）を最大限使用する回路ブロックの組み合わせであり、演算回路（Ｌ２）は、ＤＳＰブロック（１２）以外の回路ブロックの組み合わせになっている。また、演算回路（Ｌ１、Ｌ２）は、データ保持メモリとして、ブロックＲＡＭ（１３）を使用し、演算回路（Ｌ３）は、データ保持メモリとして分散ＲＡＭを使用する。各演算回路（Ｌ１～Ｌ３）は、入力データ（Ｘ）がそれぞれ入力され、演算結果データ（Ｖ１～Ｖ３）を出力する。検証回路（２１）は、演算結果データ（Ｖ１～Ｖ３）を比較してエラーの有無を検証する。

Abstract translation: 本发明通过将配置信息加载到FPGA（10）的配置存储器中来形成算术运算电路（L1-L3）和验证电路（21）。 尽管算术运算电路（L1-L3）具有相同的算术运算功能，但它们在电路块组合中彼此不同。 算术运算电路（L1和L3）具有使用最大数量的DSP块（12）的电路块的组合，并且运算电路（L2）具有不包括DSP块的电路块的组合（ 12）。 算术运算电路（L1，L2）使用块RAM（13）作为数据存储存储器，算术运算电路（L3）使用分布式RAM作为数据存储存储器。 输入数据（X）输入到运算运算结果数据（V1-V3）的算术运算电路（L1-L3）。 验证电路（21）比较算术运算结果数据（V1-V3），并验证是否存在错误。

公开(公告)号：WO2015188048A1

公开(公告)日：2015-12-10

申请号：PCT/US2015/034378

申请日：2015-06-05

Applicant: MICROCHIP TECHNOLOGY INCORPORATED

Inventor： KRIS, Bryan

IPC: G06F15/78 ,  H03K19/173

CPC classification number: G06F13/287 ,  G06F13/385 ,  G06F15/7814 ,  H03K19/1732

Abstract: An embedded device has a plurality of processor cores, each with a plurality of peripheral devices, wherein each peripheral device has an output. Furthermore, a housing with a plurality of assignable external pins and a protected pin ownership logic for each assignable external pin is provided and configured to be programmable to assign an output function of an associated assignable external pin to only one of the plurality of processor cores.

Abstract translation: 嵌入式设备具有多个处理器核心，每个处理器核心具有多个外围设备，其中每个外围设备具有输出。 此外，提供具有多个可分配外部引脚的外壳和用于每个可分配的外部引脚的受保护的引脚所有权逻辑，并将其配置为可编程以将相关联的可分配外部引脚的输出功能分配给多个处理器核心中的一个。