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公开(公告)号：WO2023045476A1
公开(公告)日：2023-03-30
申请号：PCT/CN2022/103245
申请日：2022-07-01
Inventor： CHU, Albert M. , WANG, Junli , ANDERSON, Brent A.
IPC: H01L27/02
Abstract: Semiconductor integrated circuit devices are provided which have standard cells with ultra-short standard cell heights. For example, a device comprises an integrated circuit comprising a standard cell which comprises a first cell boundary and a second cell boundary. The standard cell comprises an n-track cell height defined by a distance between the first cell boundary and the second cell boundary, wherein n is four or less.
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公开(公告)号：WO2023040583A1
公开(公告)日：2023-03-23
申请号：PCT/CN2022/113710
申请日：2022-08-19
Applicant: 中兴光电子技术有限公司
IPC: H01L27/02
Abstract: 本申请公开了一种静电释放保护电路、保护单元以及芯片和装置，该静电释放保护电路被设置成与有源器件(2)并联，所述静电释放保护电路包括第一二极管组件(11)和第二二极管组件(12)；所述第一二极管组件(11)与所述第二极管组件(12)反向串联；或者所述静电释放保护电路包括第三二极管组件(13)和第四二极管组件(14)；所述第三二极管组件(13)与所述第四二极管组件(14)的反向并联。
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公开(公告)号：WO2023029228A1
公开(公告)日：2023-03-09
申请号：PCT/CN2021/131909
申请日：2021-11-19
Applicant: 长鑫存储技术有限公司
Abstract: 本公开实施例提供了一种驱动电路的版图、半导体结构及半导体存储器，该版图包括：P型晶体管、N型晶体管和四个测试模块；其中，所述四个测试模块分布于所述P型晶体管和所述N型晶体管的两侧且呈上下对称结构，所述P型晶体管和所述N型晶体管在所述四个测试模块的中间呈上下结构分布。
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公开(公告)号：WO2023028358A1
公开(公告)日：2023-03-02
申请号：PCT/US2022/041830
申请日：2022-08-29
Applicant: TEXAS INSTRUMENTS INCORPORATED
Inventor： AGHORAM, Umamaheswari , SALMAN, Akram, Ali , HU, Binghua , SADOVNIKOV, Alexei
IPC: H01L29/06 , H01L29/08 , H01L21/329 , H01L29/866 , H01L27/02
Abstract: A semiconductor device (100) which includes two or more deep trench (118) features configured as a Zener diode (166). The Zener diode (166) includes a plurality of deep trenches (118) extending into semiconductor material of the substrate (102) and a deep trench dielectric liner (134) that includes a dielectric material. The deep trench (118) further includes a doped sheath (144) contacting the deep trench liner (134) and an electrically conductive deep trench filler material (136) within the deep trench (118). The doped sheath (144) of adjacent deep trenches overlap and form a region of higher doping concentration which sets the breakdown voltage of the Zener diode (166). The Zener diode (166) can be used as a triggering diode to limit the voltage on other components in a semiconductor device.
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公开(公告)号：WO2023023972A1
公开(公告)日：2023-03-02
申请号：PCT/CN2021/114493
申请日：2021-08-25
Applicant: 中芯国际集成电路制造（上海）有限公司 , 中芯国际集成电路制造（北京）有限公司
IPC: H01L27/02 , H01L29/78 , H01L21/762
Abstract: 半导体结构及其形成方法，结构包括：衬底，衬底包括至少一个单元区，单元区包括沿第一方向排布的相邻的第一区和第二区，第一区包括第一隔离区，第二区包括第二隔离区，第一隔离区平行于第一方向的中轴线与第二隔离区的中轴线不重合；位于第一区上的第一栅极结构、分别位于第一栅极结构两侧的第一金属层和第二金属层；位于第二区上的第二栅极结构、分别位于第二栅极结构两侧的第三金属层和第四金属层，第一栅极结构、第一金属层、第二金属层、第二栅极结构、第三金属层和第四金属层平行于第二方向；位于第一隔离区上沿第一方向贯穿第一金属层和第二金属层的第一隔离结构；位于第二隔离区上沿第一方向贯穿第三金属层和第四金属层的第二隔离结构。
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Patent Agency Ranking
公开(公告)号：WO2023005292A1
公开(公告)日：2023-02-02
申请号：PCT/CN2022/088843
申请日：2022-04-24
Applicant: 长鑫存储技术有限公司
Abstract: 一种芯片的静电保护电路，包括：监控单元（101），用于在电源焊盘VDD上有静电脉冲时生成触发信号；泄放晶体管（102），位于电源焊盘VDD和接地焊盘VSS之间，用于在触发信号的控制下导通，以将静电电荷泄放至接地焊盘VSS；第一可控分压单元（103-1），其与泄放晶体管（102）连接，用于在控制信号的控制下切换工作模式；其中，工作模式包括分压模式，当第一可控分压单元（103-1）工作于分压模式时用于承载部分静电电荷施加在泄放晶体管（102）上的电压。通过一次流片制作多个芯片，并通过控制信号设置静电保护电路中处于分压模式的可控分压单元的数量，可以获得适应不同电压等级的静电保护电路，降低制造成本。
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公开(公告)号：WO2023284556A1
公开(公告)日：2023-01-19
申请号：PCT/CN2022/102649
申请日：2022-06-30
Applicant: 长鑫存储技术有限公司
IPC: H01L27/108 , H01L27/092 , H01L27/02
Abstract: 本公开实施例提供一种字线驱动器、字线驱动器阵列及半导体结构，涉及半导体技术领域，所述字线驱动器包括：第零PMOS管、第零NMOS管和第一NMOS管，所述第零PMOS管的栅极与所述第一NMOS管的栅极连接，栅极用于接收第一控制信号，源极用于接收第二控制信号，漏极与所述第一NMOS管的漏极连接，所述第零NMOS管的栅极用于接收第二控制互补信号，所述第零NMOS管的漏极和所述第一NMOS管的漏极用于与字线连接；其中，所述字线具有第一延伸方向，所述第零PMOS管、所述第零NMOS管和所述第一NMOS管在所述第一延伸方向上并排设置。
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公开(公告)号：WO2023284137A1
公开(公告)日：2023-01-19
申请号：PCT/CN2021/122576
申请日：2021-10-08
Applicant: 长鑫存储技术有限公司
Inventor： 许杞安
IPC: H01L27/02
Abstract: 本申请实施例公开了一种静电保护电路及半导体器件，该静电保护电路包括：第一放电通路，位于第一电位端和第二电位端之间；第二放电通路，位于所述第一电位端和所述第二电位端之间，与所述第一放电通路并联；所述第一放电通路与所述第二放电通路用于释放静电电荷；所述第一放电通路与所述第二放电通路中的至少之一包括SCR。
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公开(公告)号：WO2023284063A1
公开(公告)日：2023-01-19
申请号：PCT/CN2021/113181
申请日：2021-08-18
Applicant: 长鑫存储技术有限公司
Inventor： 许杞安
IPC: H01L27/02
Abstract: 本申请提供一种静电保护器件，涉及半导体技术领域。该静电保护器件的第一P型重掺杂区和第一N型重掺杂区位于P阱内，第二P型重掺杂区和第三N型重掺杂区位于第一N阱内，第二N型重掺杂区部分位于P阱内，部分位于第一N阱内，P阱和第一N阱位于P型衬底内；P型衬底上设有栅极结构，栅极结构、第一N型重掺杂区和第二N型重掺杂区形成晶体管，第一N型重掺杂区和栅极结构连接第一电压，第二N型重掺杂区和第二P型重掺杂区连接第二电压。
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公开(公告)号：WO2023279654A1
公开(公告)日：2023-01-12
申请号：PCT/CN2021/136619
申请日：2021-12-09
Applicant: 长鑫存储技术有限公司
Inventor： 许杞安
IPC: H01L27/02
Abstract: 本申请提供了一种静电保护电路及芯片，静电保护电路包括静电保护模块和控制模块。静电保护模块位于被保护芯片内部，与被保护电路连接；及控制模块与静电保护模块连接，用于在被保护芯片发生静电时向静电保护模块输出高电平以触发静电保护模块泄放静电电流，并在被保护芯片未发生静电时向静电保护模块输出低电平以降低静电保护模块的静态漏电电流。
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