发明授权
- 专利标题: 为锁相环生成可重构的小数分频频率
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申请号: CN201680024640.3申请日: 2016-04-26
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公开(公告)号: CN107534444B公开(公告)日: 2021-09-28
- 发明人: P·乌帕德亚雅 , A·M·贝克勒 , D·Z·图尔克梅莱克 , Z·D·吴
- 申请人: 赛灵思公司
- 申请人地址: 美国加利福尼亚州
- 专利权人: 赛灵思公司
- 当前专利权人: 赛灵思公司
- 当前专利权人地址: 美国加利福尼亚州
- 代理机构: 北京市君合律师事务所
- 代理商 毛健; 顾云峰
- 优先权: 14/700,695 20150430 US
- 国际申请: PCT/US2016/029361 2016.04.26
- 国际公布: WO2016/176205 EN 2016.11.03
- 进入国家日期: 2017-10-27
- 主分类号: H03M3/00
- IPC分类号: H03M3/00 ; H03L7/18 ; H03L7/197 ; H03L7/095 ; H04B1/50
摘要:
在一个示例中,一种锁相环PLL电路(108),其包括:误差检测器(202),其可操作成产生误差信号(218);振荡器(204),其可操作成:基于所述误差信号和频带选择信号,提供具有输出频率的输出信号,所述输出频率为频率乘数乘以所述参考频率;分频器(208),其可操作成:基于分频器控制信号来分频所述输出信号的输出频率,以产生所述反馈信号;总和增量调制器SDM(209),其可操作成:基于表示所述频率乘数的整数值和小数值的输入,以产生所述分频器控制信号,响应于阶选择信号,所述SDM可操作以选择所述SDM的阶;和状态机,其可操作成:在获取状态下,产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
公开/授权文献
- CN107534444A 为锁相环生成可重构的小数分频频率 公开/授权日:2018-01-02