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公开(公告)号：CN111630662B
公开(公告)日：2024-09-20
申请号：CN201880086703.7
申请日：2018-12-14
申请人： 赛灵思公司
IPC分类号： H01L23/522
摘要： 本文的示例描述了用于将包括敏感部件(例如，电感器或电容器)的IC(100)的部分与接地平面(415)中的返回电流(330)隔离的技术。由IC中的发射器(105)或驱动器生成的输出电流会生成磁场(405)，磁场(405)在接地平面中感应出返回电流。如果返回电流接近敏感部件(305)，则返回电流会注入噪声，这会对IC中的其它部件产生负面影响。为了将敏感部件与返回电流隔离，本文的实施例包括形成穿过接地结构的槽(500)，接地结构包括在敏感部件的一个或多个侧上的接地平面。
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公开(公告)号：CN117529810A
公开(公告)日：2024-02-06
申请号：CN202280042947.1
申请日：2022-04-04
申请人： 赛灵思公司
IPC分类号： H01L23/64
摘要： 一种封装器件，包括：第一收发器(110)，该第一收发器包括第一集成电路(IC)管芯和发射器电路(112)；以及第二收发器(120)，该第二收发器包括第二IC管芯和接收器电路(124)。该接收器电路经由通道(140)耦接到该发射器电路。该封装器件还包括连接到该第一IC管芯和该第二IC管芯的互连器件(130)。该互连器件包括连接该发射器电路与该接收器电路的通道(140)，以及设置在该第一IC管芯和该第二IC管芯外部并且沿该通道设置的无源感应元件(142)。
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公开(公告)号：CN107810622B
公开(公告)日：2021-03-23
申请号：CN201680030596.7
申请日：2016-02-05
申请人： 赛灵思公司
IPC分类号： H04L25/03
摘要： 一种接收机(100)，整体上涉及到信道适配。在这种接收机(100)中，第一信号处理块(101)被耦合到通信信道(20)。所述第一信号处理块(101)包括：AGC块(102)和CTLE块(103)，用于接收调制信号(21)，以便提供模拟信号(104)；ADC(105)，用于将模拟信号(104)转换成数字采样(106)；和FFE块(112)，用于均衡所述数字采样(106)，以提供均衡的采样(114)。第二信号处理块(111)包括：DFE块(113)，用于接收所述均衡的采样(114)，以提供再均衡的采样(116)；和被耦合到DFE块(113)的限幅器(123)，用于对所述再均衡的采样(116)进行限幅。接收机适配块(150)被耦合到所述第一信号处理块(101)和所述第二信号处理块(111)。所述接收机适配块(150)被配置成给所述通信信道(20)提供AGC适配、CTLE适配、和限幅适配。
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公开(公告)号：CN112204886B
公开(公告)日：2024-08-06
申请号：CN201980036599.5
申请日：2019-05-24
申请人： 赛灵思公司
发明人： K·M·梅加威尔 , P·乌帕德亚雅 , D·Z·图尔克·梅莱克 , Z·D·吴
摘要： 一种示例性∑‑Δ调制器(SDM)电路包括向下取整电路(306)、具有被耦接到向下取整电路的输入的第一输入和被耦接到向下取整电路的输出的第二输入的减法器(308)、以及具有可编程次序的多级噪声整形(MASH)转换器(302)。MASH转换器包括被耦接到减法器的输出的输入。SDM还包括：具有被耦接到向下取整电路的输出的输入的可编程延迟电路(304)；以及具有被耦接到MASH转换器的输出的第一输入和被耦接到可编程延迟电路的输出的第二输入的加法器(310)。
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公开(公告)号：CN112204886A
公开(公告)日：2021-01-08
申请号：CN201980036599.5
申请日：2019-05-24
申请人： 赛灵思公司
发明人： K·M·梅加威尔 , P·乌帕德亚雅 , D·Z·图尔克·梅莱克 , Z·D·吴
摘要： 一种示例性∑‑Δ调制器(SDM)电路包括向下取整电路(306)、具有被耦接到向下取整电路的输入的第一输入和被耦接到向下取整电路的输出的第二输入的减法器(308)、以及具有可编程次序的多级噪声整形(MASH)转换器(302)。MASH转换器包括被耦接到减法器的输出的输入。SDM还包括：具有被耦接到向下取整电路的输出的输入的可编程延迟电路(304)；以及具有被耦接到MASH转换器的输出的第一输入和被耦接到可编程延迟电路的输出的第二输入的加法器(310)。
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公开(公告)号：CN107534444B
公开(公告)日：2021-09-28
申请号：CN201680024640.3
申请日：2016-04-26
申请人： 赛灵思公司
发明人： P·乌帕德亚雅 , A·M·贝克勒 , D·Z·图尔克梅莱克 , Z·D·吴
摘要： 在一个示例中，一种锁相环PLL电路(108)，其包括：误差检测器(202)，其可操作成产生误差信号(218)；振荡器(204)，其可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率；分频器(208)，其可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号；总和增量调制器SDM(209)，其可操作成：基于表示所述频率乘数的整数值和小数值的输入，以产生所述分频器控制信号，响应于阶选择信号，所述SDM可操作以选择所述SDM的阶；和状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
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公开(公告)号：CN109863412A
公开(公告)日：2019-06-07
申请号：CN201780065836.1
申请日：2017-09-13
申请人： 赛灵思公司
摘要： 一种在接收器中执行眼扫描的示例方法包括：基于采样时钟从输入到接收器的模拟信号生成(104)数字样本，该采样时钟基于相位内插器(PI)码相对于参考时钟被相移；基于接收器的多个均衡参数中的第一均衡参数来均衡(204)数字样本；自适应(404)多个均衡参数并且基于数字样本执行时钟恢复以生成PI码；以及执行多个周期的以下操作：锁定(406)多个均衡参数，在时钟恢复中暂停(408)相位检测，偏移(410)PI码，收集(412)接收器的输出，在时钟恢复中恢复(414)相位检测，以及解锁(414)均衡参数以执行眼扫描。
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公开(公告)号：CN107534444A
公开(公告)日：2018-01-02
申请号：CN201680024640.3
申请日：2016-04-26
申请人： 赛灵思公司
发明人： P·乌帕德亚雅 , A·M·贝克勒 , D·Z·图尔克梅莱克 , Z·D·吴
摘要： 在一个示例中，一种锁相环PLL电路(108)，其包括：误差检测器(202)，其可操作成产生误差信号(218)；振荡器(204)，其可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率；分频器(208)，其可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号；总和增量调制器SDM(209)，其可操作成：基于表示所述频率乘数的整数值和小数值的输入，以产生所述分频器控制信号，响应于阶选择信号，所述SDM可操作以选择所述SDM的阶；和状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
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公开(公告)号：CN114731316B
公开(公告)日：2024-06-28
申请号：CN202080078882.7
申请日：2020-10-06
申请人： 赛灵思公司
摘要： 装置和相关方法涉及采用具有最小均方误差波特率时钟的连续时间线性均衡电路和数据恢复电路以能够锁定到眼图的中心或接近中心。在说明性示例中，电路可以包括：符号间干扰(ISI)检测器，其被配置为接收数据和误差样本；求和电路，其被耦接到ISI检测器的输出；移动平均滤波器，其被配置为接收求和电路的输出并产生平均输出；投票器，其被配置为响应于平均输出和预定阈值产生投票；以及累加器和代码生成器，其被配置为响应于所产生的投票生成代码信号。通过引入移动平均滤波器和投票器，可以获得锁定到眼图中心或接近中心的更快的方法。
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公开(公告)号：CN114731316A
公开(公告)日：2022-07-08
申请号：CN202080078882.7
申请日：2020-10-06
申请人： 赛灵思公司
IPC分类号： H04L25/03
摘要： 装置和相关方法涉及采用具有最小均方误差波特率时钟的连续时间线性均衡电路和数据恢复电路以能够锁定到眼图的中心或接近中心。在说明性示例中，电路可以包括：符号间干扰(ISI)检测器，其被配置为接收数据和误差样本；求和电路，其被耦接到ISI检测器的输出；移动平均滤波器，其被配置为接收求和电路的输出并产生平均输出；投票器，其被配置为响应于平均输出和预定阈值产生投票；以及累加器和代码生成器，其被配置为响应于所产生的投票生成代码信号。通过引入移动平均滤波器和投票器，可以获得锁定到眼图中心或接近中心的更快的方法。
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