本发明属于图像处理技术领域，具体涉及一种基于FPGA低延迟视频图像缓存的DDR控制方法。为了降低图像写入和读出的延迟时间，同时减小DDR的资源开销，本发明对每一个输入和输出的视频通道仅需要设计两个缓存区，减小了每个视频通道所需要的DDR缓存区的容量，提升了系统的多通道和高带宽的能力。本发明监控写入和读出帧率，计算其比值，同时统计实际一帧图像大小并计算出读写“竞争”的地址阈值，设计了自适应写入和读出缓存切换的控制方法，有效的降低了系统的数据延迟，提升了系统的工作性能。