Système informatique comprenant une architecture de microprocesseur pouvant prendre en charge plusieurs processeurs et équipé d'une unité à agencement de mémoire (MAU), d'un bus de système MAU comprenant des bus de données, d'adress et de signaux de commande, d'un bus d'entrée/sortie comprenant des bus de données, d'adress et de signaux de commande, d'une multiplicité de dispositifs d'entrée/sortie et d'une multiplicité de microprocesseurs. Des transferts de données, entre des antémémoires de données et d'instructions et des dispositifs d'entrée/sortie, et entre une mémoire et d'autres dispositifs d'entrée/sortie, sont gérés par l'intermédiaire d'une antémémoire de données et d'instruction d'accès à un réseau de commutation, ainsi que des circuits d'interface d'entrée/sortie. L'accès aux bus de mémoire est commandé par des circuits d'arbitrage qui utilisent des plans de priorité dynamiques et fixes. Un circuit de contournement d'essai et de réglage est prévu pour empêcher toute perte de largeur de bande de mémoire due à un blocage de rotation. Une mémoire associative (CAM) est utilisée pour mémoriser l'adresse du sémaphore, et est vérifiée par des dispositifs qui tentent d'accéder à la mémoire afin de déterminer si la mémoire est disponible avant qu'une adresse soit placée sur le bus de mémoire. Une écriture effectuée dans la région protégée par le sémaphore remet à zéro le sémaphore ainsi que la mémoire associative.