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公开(公告)号：EP0547241B1
公开(公告)日：2001-10-10
申请号：EP92914387.3
申请日：1992-07-07
发明人： NGUYEN, Le Trong , LENTZ, Derek, J. , MIYAYAMA, Yoshiyuki , GARG, Sanjiv , HAGIWARA, Yasuaki , WANG, Johannes , LAU, Tei-Li , TRANG, Quang, H.
IPC分类号： G06F9/38
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： The high-performance, RISC core based microprocessor architecture permits concurrent execution of instructions obtained from memory through an instruction prefetch unit having multiple prefetch paths allowing for the main program instruction stream, a target conditional branch instruction stream and a procedural instruction stream. The target conditional branch prefetch path allows both possible instruction streams for a conditional branch instruction to be prefetched. The procedural instruction prefetch path allows a supplementary instruction stream to be accessed without clearing the main or target prefetch buffers. Each instruction set includes a plurality of fixed length instructions. An instruction FIFO is provided for buffering instruction sets in a plurality of instruction set buffers including a first buffer and a second buffer. An instruction execution unit including a register file and a plurality of functional units is provided with an instruction control unit capable of examining the instruction sets within the first and second buffers and scheduling any of the instructions for execution by available functional units. Multiple data paths between the functional units and the register file allow multiple independent accesses to the register file by the functional units as necessary for the execution of the respective instructions.
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2.发明授权RISC MICROPROCESSOR ARCHITECTURE IMPLEMENTING FAST TRAP AND EXCEPTION STATE 失效具有快速中断或异常模式RISC微处理器架构
公开(公告)号：EP0547240B1
公开(公告)日：2000-01-12
申请号：EP92914386.5
申请日：1992-07-07
发明人： NGUYEN, Le Trong , LENTZ, Derek, J. , MIYAYAMA, Yoshiyuki , GARG, Sanjiv , HAGIWARA, Yasuaki , WANG, Johannes , TRANG, Quang, H.
IPC分类号： G06F9/38
CPC分类号： G06F9/3865 , G06F9/3017 , G06F9/32 , G06F9/322 , G06F9/3802 , G06F9/3804 , G06F9/3814 , G06F9/3836 , G06F9/384 , G06F9/3857 , G06F9/3861 , G06F9/3885 , G06F9/462 , G06F9/4812 , G06F15/7842
摘要： Fast trap mechanism for a microprocessor, wherein a vector trap table is maintained which contains space for a plurality of instructions in each table entry. When a fast trap occurs, control is transferred directly into the table entry corresponding to the trap number. The trap handler can be located completely inside the table entry, or it can transfer control to additional handler code.
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公开(公告)号：EP0547241A1
公开(公告)日：1993-06-23
申请号：EP92914387.0
申请日：1992-07-07
发明人： NGUYEN, Le Trong , LENTZ, Derek, J. , MIYAYAMA, Yoshiyuki , GARG, Sanjiv , HAGIWARA, Yasuaki , WANG, Johannes , LAU, Tei-Li , TRANG, Quang, H.
IPC分类号： G06F9
CPC分类号： G06F9/3822 , G06F9/30061 , G06F9/30072 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30167 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3806 , G06F9/3826 , G06F9/3834 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857 , G06F9/3863 , G06F9/3865 , G06F9/3885
摘要： L'architecture de microprocesseur RISC, basée sur une mémoire centrale et à performances élevées, permet d'exécuter simultanément des instructions obtenues de la mémoire par l'intermédiaire d'une unité d'extraction d'instructions comprenant des parcours d'extractions multiples permettant l'extraction d'une suite d'instructions de programme principal, d'une suite d'instructions de branchement conditionnel cible et d'une suite d'instructions de procédure. La trajectoire d'extraction de branchement conditionnel cible permet d'extraire les deux suites d'instructions possibles pour une instruction de branchement conditionnel. La trajectoire d'extraction d'instructions de procédure permet d'accéder à une suite d'instructions supplémentaires sans remettre à zéro les tampons d'extraction principaux ou cibles. Chaque ensemble d'instruction comprend une multiplicité d'instructions de longueur fixe. Un système premier entré-premier sorti pour les instructions est prévu afin de mettre en mémoire tampon des ensembles d'instructions dans une multiplicité de tampons d'ensembles d'instructions comprenant un premier et un second tampon. Une unité d'exécution d'instructions comprenant un fichier de registre et une multiplicité d'unités fonctionnelles est pourvue d'une unité de commande d'instructions pouvant examiner les ensembles d'instructions dans les premier et second tampons et organiser n'importe quelle instruction afin qu'elle soit exécutée par des unités fonctionnelles disponibles. Des trajectoires de données multiples entre les unités fonctionnelles et le fichier de registre permettent aux unités fonctionnelles d'obtenir des accès multiples et indépendants au fichier de registre tel qu'il est requis pour l'exécution des instructions respectives.
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4.发明公开
公开(公告)号：EP0547248A1
公开(公告)日：1993-06-23
申请号：EP92914445.0
申请日：1992-07-07
发明人： NGUYEN, Le Trong , LENTZ, Derek, J. , MIYAYAMA, Yoshiyuki , GARG, Sanjiv , HAGIWARA, Yasuaki , WANG, Johannes , TRANG, Quang, H. , LAU, Te-Li
CPC分类号： G06F9/30043 , G06F9/30029 , G06F9/30101 , G06F9/30112 , G06F9/30116 , G06F9/30123 , G06F9/3013 , G06F9/327 , G06F9/38 , G06F9/3802 , G06F9/3814 , G06F15/7842
摘要： Technique de conception de microprocesseur selon laquelle les principaux modules fonctionnels d'une architecture de microprocesseur sont divisés en une partie d'extrémité avant et une partie d'extrémité arrière. La partie d'extrémité arrière, qui assure l'interface entre la partie d'extrémité avant et la mémoire, est commune à deux ou plusieurs conceptions de microprocesseur, et la partie d'extrémité avant, qui comprend tous les moyens d'interprétation et d'exécution des instructions, est différente pour chacun des différents microprocesseurs.
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5.发明公开RISC MICROPROCESSOR ARCHITECTURE IMPLEMENTING FAST TRAP AND EXCEPTION STATE 失效具有快速中断或异常模式RISC微处理器架构。
公开(公告)号：EP0547240A1
公开(公告)日：1993-06-23
申请号：EP92914386.0
申请日：1992-07-07
发明人： NGUYEN, Le Trong , LENTZ, Derek, J. , MIYAYAMA, Yoshiyuki , GARG, Sanjiv , HAGIWARA, Yasuaki , WANG, Johannes , TRANG, Quang, H.
CPC分类号： G06F9/3865 , G06F9/3017 , G06F9/32 , G06F9/322 , G06F9/3802 , G06F9/3804 , G06F9/3814 , G06F9/3836 , G06F9/384 , G06F9/3857 , G06F9/3861 , G06F9/3885 , G06F9/462 , G06F9/4812 , G06F15/7842
摘要： Mécanisme d'interruption rapide pour microprocesseur, selon lequel est entretenue une table d'interruption de vecteur comportant un espace pour diverses instructions dans chaque entrée de table. Lorsqu'une interruption rapide se produit, la commande est transférée directement dans l'entrée de table correspondant au numéro d'interruption. Le sous-programme de gestion d'interruption peut être installé complètement à l'intérieur de l'entrée de table, ou il peut transférer la commande à un code de sous-programme de gestion complémentaire.
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公开(公告)号：EP0547247B1
公开(公告)日：2001-04-04
申请号：EP92914444.2
申请日：1992-07-07
发明人： NGUYEN, Le Trong , LENTZ, Derek, J. , MIYAYAMA, Yoshiyuki , GARG, Sanjiv , HAGIWARA, Yasuaki , WANG, Johannes , LAU, Tei-Li , TRANG, Quang, H.
IPC分类号： G06F9/38
CPC分类号： G06F9/30167 , G06F9/30054 , G06F9/30101 , G06F9/30105 , G06F9/30112 , G06F9/30116 , G06F9/3012 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30141 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3814 , G06F9/3824 , G06F9/3828 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3853 , G06F9/3857 , G06F9/3861 , G06F9/3865 , G06F9/3885
摘要： The high-performance, RISC core based microprocessor architecture includes an instruction fetch unit for fetching instruction sets from an instruction store and an execution unit that implements the concurrent execution of a plurality of instructions through a parallel array of functional units. The fetch unit generally maintains a predetermined number of instructions in an instruction buffer. The execution unit includes an instruction selection unit, coupled to the instruction buffer, for selecting instructions for execution, and a plurality of functional units for performing instruction specified functional operations. A unified instruction scheduler, within the instruction selection unit, initiates the processing of instructions through the functional units when instructions are determined to be available for execution and for which at least one of the functional units implementing a necessary computational function is available. Unified scheduling is performed across multiple execution data paths, where each execution data path, and corresponding functional units, is generally optimized for the type of computational function that is to be performed on the data: integer, floating point, and boolean. The number, type and computational specifics of the functional units provided in each data path, and as between data paths, are mutually independent.
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7.发明授权MICROPROCESSOR ARCHITECTURE CAPABLE OF SUPPORTING MULTIPLE HETEROGENEOUS PROCESSORS 失效随着对多个不同的处理器上的可能性微处理器架构
公开(公告)号：EP0547246B1
公开(公告)日：1999-03-03
申请号：EP92914441.8
申请日：1992-07-07
IPC分类号： G06F15/16
CPC分类号： G06F12/0813 , G06F12/0215 , G06F12/0831 , G06F12/0855 , G06F13/18 , G06F13/4022 , G06F15/167 , G06F15/17 , G06F15/173
摘要： A computer system comprising a microprocessor architecture capable of supporting multiple processors comprising a memory array unit (MAU), an MAU system bus comprising data, address and control signal buses, an I/O bus comprising data, address and control signal buses, a plurality of I/O devices and a plurality of microprocessors. Data transfers between data and instruction caches and I/O devices and a memory and other I/O devices are handled using a switch network port data and instruction cache and I/O interface circuits. Access to the memory buses is controlled by arbitration circuits which utilize fixed and dynamic priority schemes. A test and set bypass circuit is provided for preventing a loss of memoery bandwidth due to spin-locking. A content addressable memory (CAM) is used to store the address of the semaphore and is checked by devices attempting to access the memory to determine whether the memory is available before an address is placed on the memory bus. Writing to the region protected by the semaphore clears thesemaphore and the CAM.
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公开(公告)号：EP0547247A1
公开(公告)日：1993-06-23
申请号：EP92914444.0
申请日：1992-07-07
发明人： NGUYEN, Le Trong , LENTZ, Derek, J. , MIYAYAMA, Yoshiyuki , GARG, Sanjiv , HAGIWARA, Yasuaki , WANG, Johannes , LAU, Tei-Li , TRANG, Quang, H.
IPC分类号： G06F9
CPC分类号： G06F9/30167 , G06F9/30054 , G06F9/30101 , G06F9/30105 , G06F9/30112 , G06F9/30116 , G06F9/3012 , G06F9/30123 , G06F9/3013 , G06F9/30134 , G06F9/30141 , G06F9/327 , G06F9/3802 , G06F9/3804 , G06F9/3814 , G06F9/3824 , G06F9/3828 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3853 , G06F9/3857 , G06F9/3861 , G06F9/3865 , G06F9/3885
摘要： Architecture de microprocesseur à mémoire centrale RISC haute performance comprenant une unité de lecture d'instructions permettant de lire des ensembles d'instructions dans une mémoire d'instructions et une unité d'exécution procédant à l'exécution simultanée de plusieurs instructions grâce à une disposition parallèle des unités fonctionnelles. L'unité de lecture conserve un nombre prédéterminé d'instructions dans une mémoire-tampon à instructions. L'unité d'exécution comporte une unité de sélection des instructions, couplée à la mémoire-tampon d'instructions et permettant de sélectionner les instructions pour exécution, et plusieurs unités fonctionnelles accomplissant des opérations fonctionnelles spécifiées par instructions. Un programmateur d'instructions unifiées, dans l'unité de sélection des instructions, amorce le traitement des instructions par les unités fonctionnelles lorsque les instructions sont déterminées disponibles pour exécution et lorsque au moins une des unités fonctionnelles assurant une fonction de calcul indispensable est disponible. La programmation unifiée est assurée par des cheminements multiples de données d'exécution, selon lesquels chaque cheminement de données d'exécution, et avec lui ses unités fonctionnelles correspondantes, est généralement optimisé pour le type de fonction de calcul à accomplir sur les données: intégrales, calcul en virgule flottante et algèbre de Boole. Le nombre, le type et les éléments spécifiques de calcul des unités fonctionnelles dans chaque cheminement de données, ainsi qu'entre ces cheminements, sont indépendants les uns des autres.
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9.发明公开MICROPROCESSOR ARCHITECTURE CAPABLE OF SUPPORTING MULTIPLE HETEROGENEOUS PROCESSORS 失效随着对多个不同的处理器上的可能性微处理器架构。
公开(公告)号：EP0547246A1
公开(公告)日：1993-06-23
申请号：EP92914441.0
申请日：1992-07-07
CPC分类号： G06F12/0813 , G06F12/0215 , G06F12/0831 , G06F12/0855 , G06F13/18 , G06F13/4022 , G06F15/167 , G06F15/17 , G06F15/173
摘要： Système informatique comprenant une architecture de microprocesseur pouvant prendre en charge plusieurs processeurs et équipé d'une unité à agencement de mémoire (MAU), d'un bus de système MAU comprenant des bus de données, d'adress et de signaux de commande, d'un bus d'entrée/sortie comprenant des bus de données, d'adress et de signaux de commande, d'une multiplicité de dispositifs d'entrée/sortie et d'une multiplicité de microprocesseurs. Des transferts de données, entre des antémémoires de données et d'instructions et des dispositifs d'entrée/sortie, et entre une mémoire et d'autres dispositifs d'entrée/sortie, sont gérés par l'intermédiaire d'une antémémoire de données et d'instruction d'accès à un réseau de commutation, ainsi que des circuits d'interface d'entrée/sortie. L'accès aux bus de mémoire est commandé par des circuits d'arbitrage qui utilisent des plans de priorité dynamiques et fixes. Un circuit de contournement d'essai et de réglage est prévu pour empêcher toute perte de largeur de bande de mémoire due à un blocage de rotation. Une mémoire associative (CAM) est utilisée pour mémoriser l'adresse du sémaphore, et est vérifiée par des dispositifs qui tentent d'accéder à la mémoire afin de déterminer si la mémoire est disponible avant qu'une adresse soit placée sur le bus de mémoire. Une écriture effectuée dans la région protégée par le sémaphore remet à zéro le sémaphore ainsi que la mémoire associative.
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