公开(公告)号：EP0547246B1

公开(公告)日：1999-03-03

申请号：EP92914441.8

申请日：1992-07-07

申请人： SEIKO EPSON CORPORATION

发明人： LENTZ, Derek, J. ,  HAGIWARA, Yasuaki ,  LAU, Te-Li ,  TANG, Cheng-Long

IPC分类号： G06F15/16

CPC分类号： G06F12/0813 ,  G06F12/0215 ,  G06F12/0831 ,  G06F12/0855 ,  G06F13/18 ,  G06F13/4022 ,  G06F15/167 ,  G06F15/17 ,  G06F15/173

摘要： A computer system comprising a microprocessor architecture capable of supporting multiple processors comprising a memory array unit (MAU), an MAU system bus comprising data, address and control signal buses, an I/O bus comprising data, address and control signal buses, a plurality of I/O devices and a plurality of microprocessors. Data transfers between data and instruction caches and I/O devices and a memory and other I/O devices are handled using a switch network port data and instruction cache and I/O interface circuits. Access to the memory buses is controlled by arbitration circuits which utilize fixed and dynamic priority schemes. A test and set bypass circuit is provided for preventing a loss of memoery bandwidth due to spin-locking. A content addressable memory (CAM) is used to store the address of the semaphore and is checked by devices attempting to access the memory to determine whether the memory is available before an address is placed on the memory bus. Writing to the region protected by the semaphore clears thesemaphore and the CAM.

公开(公告)号：EP0547246A1

公开(公告)日：1993-06-23

申请号：EP92914441.0

申请日：1992-07-07

申请人： SEIKO EPSON CORPORATION

发明人： LENTZ, Derek, J. ,  HAGIWARA, Yasuaki ,  LAU, Te-Li ,  TANG, Cheng-Long

IPC分类号： G06F9 ,  G06F12 ,  G06F13 ,  G06F15

CPC分类号： G06F12/0813 ,  G06F12/0215 ,  G06F12/0831 ,  G06F12/0855 ,  G06F13/18 ,  G06F13/4022 ,  G06F15/167 ,  G06F15/17 ,  G06F15/173

摘要： Système informatique comprenant une architecture de microprocesseur pouvant prendre en charge plusieurs processeurs et équipé d'une unité à agencement de mémoire (MAU), d'un bus de système MAU comprenant des bus de données, d'adress et de signaux de commande, d'un bus d'entrée/sortie comprenant des bus de données, d'adress et de signaux de commande, d'une multiplicité de dispositifs d'entrée/sortie et d'une multiplicité de microprocesseurs. Des transferts de données, entre des antémémoires de données et d'instructions et des dispositifs d'entrée/sortie, et entre une mémoire et d'autres dispositifs d'entrée/sortie, sont gérés par l'intermédiaire d'une antémémoire de données et d'instruction d'accès à un réseau de commutation, ainsi que des circuits d'interface d'entrée/sortie. L'accès aux bus de mémoire est commandé par des circuits d'arbitrage qui utilisent des plans de priorité dynamiques et fixes. Un circuit de contournement d'essai et de réglage est prévu pour empêcher toute perte de largeur de bande de mémoire due à un blocage de rotation. Une mémoire associative (CAM) est utilisée pour mémoriser l'adresse du sémaphore, et est vérifiée par des dispositifs qui tentent d'accéder à la mémoire afin de déterminer si la mémoire est disponible avant qu'une adresse soit placée sur le bus de mémoire. Une écriture effectuée dans la région protégée par le sémaphore remet à zéro le sémaphore ainsi que la mémoire associative.