Invention Application
- Patent Title: クロックイネーブラ回路
- Patent Title (English): WO2018230338A1 - Clock enabler circuit
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Application No.: PCT/JP2018/020651Application Date: 2018-05-30
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Publication No.: WO2018230338A1Publication Date: 2018-12-20
- Inventor: 田畑 満志
- Applicant: ソニーセミコンダクタソリューションズ株式会社
- Applicant Address: 〒2430014 神奈川県厚木市旭町四丁目14番1号 Kanagawa JP
- Assignee: ソニーセミコンダクタソリューションズ株式会社
- Current Assignee: ソニーセミコンダクタソリューションズ株式会社
- Current Assignee Address: 〒2430014 神奈川県厚木市旭町四丁目14番1号 Kanagawa JP
- Agency: 西川 孝
- Priority: JP2017-115826 20170613
- Main IPC: H03K5/00
- IPC: H03K5/00 ; H03K5/1252 ; H03K5/133
Abstract:
本技術は、出力クロックにおけるヒゲの発生を防止することができるようにするクロックイネーブラ回路に関する。 ゲート信号生成部は、入力クロックとイネーブル信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部は、ゲート信号のレベルに応じて入力クロックを有効にすることで、出力クロックを出力する。ゲート信号生成部は、イネーブル信号のレベル変化のタイミングを、クロック信号出力部において入力クロックが有効にならないタイミングまで遅延させることで、ゲート信号を生成する。本技術は、クロックイネーブラ回路に適用することができる。
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