公开(公告)号：WO2023080241A1

公开(公告)日：2023-05-11

申请号：PCT/JP2022/041413

申请日：2022-11-07

申请人： ザインエレクトロニクス株式会社

发明人： 石田　智大 ,  久保　俊一

IPC分类号： H03H11/16 ,  H03K5/00

摘要： 位相補間回路１の電流制御部１０は、共通の構成を有するＭ個のスライス回路６０Ｂ０～６０ＢＭ－１を備える。各スライス回路６０Ｂｍは、セレクタ６１、ＰＭＯＳトランジスタ６２、ＮＭＯＳトランジスタ６３、ＰＭＯＳトランジスタ６４、ＮＭＯＳトランジスタ６５、第１待機電圧セット回路７０および第２待機電圧セット回路８０を備える。第１待機電圧セット回路７０は、セレクタ６１からの出力信号に応じてオン／オフが設定されるスイッチを介して第１ノードＮ１と電圧源とを接続する構成を有しており、スイッチがオン状態であるときに、第１ノードＮ１の寄生容量を補助的に充放電することにより第１ノードＮ１を待機電圧にセットする。

公开(公告)号：WO2023282822A1

公开(公告)日：2023-01-12

申请号：PCT/SE2022/050674

申请日：2022-07-04

申请人： SCANIA CV AB

发明人： PERSSON, Henrik ,  RECORDON, Pierre

IPC分类号： B60Q1/46 ,  B60Q1/38 ,  B60Q1/52 ,  H03K5/00

摘要： The invention relates to a method, a control arrangement, and a control device for controlling a rear lamp in a vehicle. The rear lamp is operated in an emergency signal mode when it is determined that an emergency signal event has occurred and based on one or more first initiation pulses associated with the emergency signal event transmitted to the control device from the control arrangement, wherein a duration of each of the one or more first initiation pulses is shorter than a duration of an emergency feed pulse. The invention also relates to a rear lamp, a vehicle, a computer program, and a computer-readable medium.

公开(公告)号：WO2022251267A1

公开(公告)日：2022-12-01

申请号：PCT/US2022/030793

申请日：2022-05-24

申请人： SYNOPSYS, INC.

发明人： GIZDARSKI, Emil ,  SINHA, Anubhav

IPC分类号： H03K5/131 ,  H03K5/00

摘要： A delay selector includes a first multiplexer, a first inverter, a second multiplexer, and a second inverter. The first multiplexer has a first input coupled to an input of the delay selector. The first inverter is coupled between the input of the delay selector and a second input of the first multiplexer. The second multiplexer has a first input coupled to an output of the first multiplexer. The second inverter is coupled between the output of the first multiplexer and a second input of the second multiplexer.

公开(公告)号：WO2021181857A1

公开(公告)日：2021-09-16

申请号：PCT/JP2021/000834

申请日：2021-01-13

申请人： ソニーセミコンダクタソリューションズ株式会社

发明人： 黒木　勝一

IPC分类号： H03K5/00 ,  H03K5/26 ,  G01S7/484

摘要： 遅延補正回路を小型化する。　遅延補正回路は、基準遅延回路と位相比較器と遅延調整部と基準遅延回路電源部とを具備する。基準遅延回路は、信号を遅延させる信号遅延回路のその信号の遅延時間の基準となる基準遅延時間を生成する。位相比較器は、信号遅延回路により遅延されたその信号とその基準遅延回路により遅延されたその信号との位相を比較する。遅延調整部は、位相の比較結果に基づいてその信号遅延回路の遅延時間を調整する。基準遅延回路電源部は、基準遅延回路に電源を供給する。

公开(公告)号：WO2021123724A1

公开(公告)日：2021-06-24

申请号：PCT/GB2020/052926

申请日：2020-11-17

申请人： ARM LIMITED

发明人： HERBERHOLZ, Rainer ,  WILLIAMS, Peter Andrew Rees

IPC分类号： G06F30/3312 ,  G06F117/10 ,  G06F119/12 ,  G06F1/10 ,  G06F2117/10 ,  G06F2119/12 ,  H03K19/21 ,  H03K2005/00078 ,  H03K5/00

摘要： A monitoring system for monitoring delay of critical path timing margins can include a plurality of adaptive monitoring circuits, where each adaptive monitoring circuit is coupled to a corresponding one of a plurality of paths in a circuit. Each adaptive monitoring circuit can include a first delay element designed to cause a mean timing margin of the plurality of N paths in the circuit to be within one minimum mean unit delay; a second delay element coupled to the first delay element and designed to add a mean delay of k* σmax; a set-up capture element capturing an output of the second delay element; and a set-up warning comparison element that outputs a set-up warning signal when the output of the set-up capture element and a shadow capture element or a capture element of the corresponding one of the plurality of paths do not satisfy an expected condition.

公开(公告)号：WO2019212785A1

公开(公告)日：2019-11-07

申请号：PCT/US2019/028523

申请日：2019-04-22

申请人： QUALCOMM INCORPORATED

发明人： YU, Guolei ,  KOSARAJU, Ajay Kumar ,  KOSKI, Marko

IPC分类号： H03K7/08 ,  H03K17/30 ,  H03K5/00

摘要： An apparatus is disclosed that includes a voltage-controlled delay generator (136-1). The apparatus includes voltage-controlled timing circuitry (402), duty cycle detection circuitry (404), and output circuitry (406). The voltage-controlled timing circuitry is configured to receive a control voltage (216). The voltage-controlled timing circuitry includes a current source (410), a control transistor (412), and a capacitor (414) that are configured to produce a voltage indicator (526) based on the control voltage. The duty cycle detection circuitry is coupled to the voltage-controlled timing circuitry. The duty cycle detection circuitry is configured to detect the voltage indicator and provide a duty cycle indicator (528) based on the voltage indicator. The output circuitry is coupled to the duty cycle detection circuitry and is configured to generate a duty signal (208) based on the duty cycle indicator.

公开(公告)号：WO2018230338A1

公开(公告)日：2018-12-20

申请号：PCT/JP2018/020651

申请日：2018-05-30

申请人： ソニーセミコンダクタソリューションズ株式会社

发明人： 田畑　満志

IPC分类号： H03K5/00 ,  H03K5/1252 ,  H03K5/133

摘要： 本技術は、出力クロックにおけるヒゲの発生を防止することができるようにするクロックイネーブラ回路に関する。 ゲート信号生成部は、入力クロックとイネーブル信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部は、ゲート信号のレベルに応じて入力クロックを有効にすることで、出力クロックを出力する。ゲート信号生成部は、イネーブル信号のレベル変化のタイミングを、クロック信号出力部において入力クロックが有効にならないタイミングまで遅延させることで、ゲート信号を生成する。本技術は、クロックイネーブラ回路に適用することができる。

公开(公告)号：WO2018188127A1

公开(公告)日：2018-10-18

申请号：PCT/CN2017/082353

申请日：2017-04-28

申请人： 华为技术有限公司

发明人： 涂君

IPC分类号： H03K5/00

摘要： 本申请公开了一种存储接口，所述存储接口连接在主控制器和存储设备之间，可包括：第一可编程输入输出单元，用于对主控制器输出的时钟信号进行相位反转，并输出反相后的时钟信号给存储设备；第二可编程输入输出单元，用于对主控制器输出的数据信号进行延时处理，并输出延时后的数据信号给存储设备，延时后的数据信号比主控制器输出的时钟信号延后了时间△T，且T CLK /2-△T≥T ISU 且△T≥T IH ；其中，T CLK 表示时钟信号的周期，T ISU 表示不同数据速率模式下存储设备要求的最短输入建立时间，T IH 表示不同数据速率模式下存储设备要求的最短输入保持时间。上述方案可简单的实现存储设备在不同速率模式之间切换。

公开(公告)号：WO2017199790A1

公开(公告)日：2017-11-23

申请号：PCT/JP2017/017484

申请日：2017-05-09

申请人： 株式会社ソシオネクスト

发明人： 長山　準

IPC分类号： H03K5/00 ,  H01L21/822 ,  H01L27/04

摘要： モニタ回路（１０）において、ＦＦ（１１）からＦＦ（１２）に、データ遅延回路（１６）を経由してデータ信号（Ｄ１）が伝播される。データ遅延回路（１６）はデータ信号（Ｄ１）を遅延させるデータパス（１６１～１６４）の中から、選択信号（ＴＮ１）に従っていずれか１つを選択する。ＦＦ（１１）に入力されるクロック信号（ＭＣＫ）は、クロック遅延回路（１７）を経由してＦＦ（１２）に入力される。クロック遅延回路（１７）はクロック信号（ＭＣＫ）を遅延させるクロックパス（１７１～１７４）の中から、選択信号（ＴＮ２）に従っていずれか１つを選択する。

摘要翻译： 在监控电路（10）中，数据信号（D 1）通过数据延迟电路（16）从FF（11）传播到FF（12）。 数据延迟电路（16）根据选择信号（TN 1）选择用于延迟数据信号（D 1）的数据路径（161至164）之一。 输入到FF（11）的时钟信号（MCK）经由时钟延迟电路（17）输入到FF（12）。 时钟延迟电路（17）根据选择信号（TN 2）选择用于延迟时钟信号（MCK）的时钟路径（171至174）之一。

公开(公告)号：WO2016186930A1

公开(公告)日：2016-11-24

申请号：PCT/US2016/031919

申请日：2016-05-11

申请人： XILINX, INC.

发明人： MCLEOD, Scott, D. ,  IM, Hsung, Jai ,  CHEN, Stanley, Y.

IPC分类号： G01R31/3185 ,  H03K5/00

CPC分类号： G01R31/041 ,  G01R31/2884 ,  G01R31/318572 ,  H03K3/012 ,  H03K3/3568 ,  H03K19/017527 ,  H03K19/018514 ,  H04L25/0272

摘要： In one example, a driver circuit includes a differential transistor pair (504) configured to be biased by a current source (502) and including a differential input (516) and a differential output (512). The driver circuit further includes a resistor pair (506) coupled between a node pair and the differential output, a transistor pair coupled between a voltage supply and the node pair, and a bridge transistor coupled between the node pair. The driver circuit further includes a pair of three-state circuit elements (510) having a respective pair of input ports, a respective pair of control ports, and a respective pair of output ports. The pair of output ports is respectively coupled to the node pair. The pair of control ports is coupled to a common node comprising each gate of the transistor pair and a gate of the bridge transistor.

摘要翻译： 在一个示例中，驱动器电路包括被配置为由电流源（502）偏置并包括差分输入（516）和差分输出（512）的差分晶体管对（504）。 驱动器电路还包括耦合在节点对和差分输出之间的电阻器对（506），耦合在电压源和节点对之间的晶体管对以及耦合在节点对之间的桥式晶体管。 驱动器电路还包括一对三态电路元件（510），其具有相应的一对输入端口，相应的一对控制端口和相应的一对输出端口。 输出端口对分别耦合到节点对。 该对控制端口耦合到包括晶体管对的每个栅极和桥式晶体管的栅极的公共节点。