Invention Application
- Patent Title: WAFER-LEVEL-TESTVERFAHREN FÜR OPTO-ELEKTRONISCHE CHIPS
- Patent Title (English): WAFER-LEVEL TEST METHOD FOR OPTOELECTRONIC CHIPS
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Application No.: PCT/DE2020/100521Application Date: 2020-06-19
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Publication No.: WO2021078318A1Publication Date: 2021-04-29
- Inventor: GNAUSCH, Tobias , GRUNDMANN, Armin , KADEN, Thomas , JANUNTS, Norik , BÜTTNER, Robert , KARRAS, Christian
- Applicant: JENOPTIK OPTICAL SYSTEMS GMBH
- Applicant Address: Göschwitzer Strasse 25
- Assignee: JENOPTIK OPTICAL SYSTEMS GMBH
- Current Assignee: JENOPTIK OPTICAL SYSTEMS GMBH
- Current Assignee Address: Göschwitzer Strasse 25
- Agency: SCHALLER, Renate et al.
- Priority: DE10 2019 007 516.1 2019-10-25
- Main IPC: G01R31/28
- IPC: G01R31/28 ; G01R31/311
Abstract:
Die Erfindung betrifft ein Verfahren zum Testen von auf einem Wafer angeordneten opto-elektronischen Chips (1) mit elektrischen Schnittstellen in Form von Kontaktpads (1.1) und hierzu fest angeordneten optischen Schnittstellen in Form von optischen Umlenkelementen (1.2), z.B. Gitterkopplern, mit einem spezifischen Kopplungswinkel (a). Dabei wird in drei Justierschritten der Wafer mit einem der Chips (1) so zu einem Kontaktierungsmodul (2) justiert, dass die elektrischen Schnittstellen von Chip (1) und Kontaktierungsmodul (2) miteinander in Kontakt stehen und die optischen Schnittstellen von Chip (1) und Kontaktierungsmodul (2) eine Maximum-Position der optischen Kopplung einnehmen.
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