WAFER-LEVEL-TESTVERFAHREN FÜR OPTO-ELEKTRONISCHE CHIPS
Abstract:
Die Erfindung betrifft ein Verfahren zum Testen von auf einem Wafer angeordneten opto-elektronischen Chips (1) mit elektrischen Schnittstellen in Form von Kontaktpads (1.1) und hierzu fest angeordneten optischen Schnittstellen in Form von optischen Umlenkelementen (1.2), z.B. Gitterkopplern, mit einem spezifischen Kopplungswinkel (a). Dabei wird in drei Justierschritten der Wafer mit einem der Chips (1) so zu einem Kontaktierungsmodul (2) justiert, dass die elektrischen Schnittstellen von Chip (1) und Kontaktierungsmodul (2) miteinander in Kontakt stehen und die optischen Schnittstellen von Chip (1) und Kontaktierungsmodul (2) eine Maximum-Position der optischen Kopplung einnehmen.
Patent Agency Ranking
0/0