公开(公告)号：CN111913518A

公开(公告)日：2020-11-10

申请号：CN201910378856.5

申请日：2019-05-08

申请人： 世界先进积体电路股份有限公司

发明人： 庄荣圳 ,  黄绍璋 ,  王文聪 ,  庄介尧 ,  骆祈宏

IPC分类号： G05F1/56

摘要： 本发明提供了一种电压调整电路，适于提供输出电压给核心电路。此电压调整电路包括焊垫、下拉单元、第一控制单元、第二控制单元与电压调整电路。焊垫接收并提供输入电压。下拉单元依据输入电压，产生下拉电压。第一控制单元依据输入电压与下拉电压，产生第一控制信号。第二控制单元依据输入电压与第一控制信号，产生第二控制信号。电压调整单元依据第一控制信号与第二控制信号，对输入电压进行调整，以产生输出电压。

公开(公告)号：CN111913518B

公开(公告)日：2022-03-25

申请号：CN201910378856.5

申请日：2019-05-08

申请人： 世界先进积体电路股份有限公司

发明人： 庄荣圳 ,  黄绍璋 ,  王文聪 ,  庄介尧 ,  骆祈宏

IPC分类号： H03K19/094 ,  G05F1/56

摘要： 本发明提供了一种电压调整电路，适于提供输出电压给核心电路。此电压调整电路包括焊垫、下拉单元、第一控制单元、第二控制单元与电压调整电路。焊垫接收并提供输入电压。下拉单元依据输入电压，产生下拉电压。第一控制单元依据输入电压与下拉电压，产生第一控制信号。第二控制单元依据输入电压与第一控制信号，产生第二控制信号。电压调整单元依据第一控制信号与第二控制信号，对输入电压进行调整，以产生输出电压。

公开(公告)号：CN110417402A

公开(公告)日：2019-11-05

申请号：CN201810389713.X

申请日：2018-04-27

申请人： 世界先进积体电路股份有限公司

发明人： 庄荣圳 ,  黄绍璋 ,  陈敬文 ,  庄介尧 ,  林宇彦

IPC分类号： H03K19/0185 ,  G11C7/10

摘要： 本发明提供一种防浮接电路，该防浮接电路包括一上拉电路、一下拉电路以及一控制电路。上拉电路包括一第一P型晶体管以及一第二P型晶体管，并耦接一第一电源端。下拉电路包括一第一N型晶体管以及一第二N型晶体管，并耦接一第二电源端。第一P型晶体管与第一N型晶体管之间具有一第一路径。第二P型晶体管与第二N型晶体管之间具有一第二路径。第一P型晶体管与第二电源端之间具有一第三路径。在第一模式下，控制电路导通第一及第二路径并且不导通第三路径。在第二模式下，控制电路不导通第一及第二路径，并导通第三路径。本发明提供的防浮接电路使得在输入信号并非正确的信号时，不会造成集成电路误动作。

公开(公告)号：CN110417402B

公开(公告)日：2023-04-25

申请号：CN201810389713.X

申请日：2018-04-27

申请人： 世界先进积体电路股份有限公司

发明人： 庄荣圳 ,  黄绍璋 ,  陈敬文 ,  庄介尧 ,  林宇彦

IPC分类号： H03K19/0185 ,  G11C7/10

摘要： 本发明提供一种防浮接电路，该防浮接电路包括一上拉电路、一下拉电路以及一控制电路。上拉电路包括一第一P型晶体管以及一第二P型晶体管，并耦接一第一电源端。下拉电路包括一第一N型晶体管以及一第二N型晶体管，并耦接一第二电源端。第一P型晶体管与第一N型晶体管之间具有一第一路径。第二P型晶体管与第二N型晶体管之间具有一第二路径。第一P型晶体管与第二电源端之间具有一第三路径。在第一模式下，控制电路导通第一及第二路径并且不导通第三路径。在第二模式下，控制电路不导通第一及第二路径，并导通第三路径。本发明提供的防浮接电路使得在输入信号并非正确的信号时，不会造成集成电路误动作。

公开(公告)号：CN109560536B

公开(公告)日：2021-01-05

申请号：CN201710878261.7

申请日：2017-09-26

申请人： 世界先进积体电路股份有限公司

发明人： 黄绍璋 ,  白尚诠 ,  吴韦忠 ,  陈斯祺 ,  庄胜智 ,  林胤廷 ,  游培群 ,  刘涵佩 ,  庄荣圳 ,  庄介尧 ,  陈宏维

IPC分类号： H02H9/04 ,  H01L27/02

摘要： 一种控制电路及操作电路，其中控制电路用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端，第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极，第一栅极耦N型晶体管的栅极，第一基极耦接第一源极，第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极，第二源极耦接一第二电源端。第二漏极及第二基极耦接第一基极。本发明提供的控制电路及操作电路可以防止静电放电电压损害内部的核心电路。

公开(公告)号：CN109560536A

公开(公告)日：2019-04-02

申请号：CN201710878261.7

申请日：2017-09-26

申请人： 世界先进积体电路股份有限公司

发明人： 黄绍璋 ,  白尚诠 ,  吴韦忠 ,  陈斯祺 ,  庄胜智 ,  林胤廷 ,  游培群 ,  刘涵佩 ,  庄荣圳 ,  庄介尧 ,  陈宏维

IPC分类号： H02H9/04 ,  H01L27/02

摘要： 一种控制电路及操作电路，其中控制电路用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端，第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极，第一栅极耦N型晶体管的栅极，第一基极耦接第一源极，第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极，第二源极耦接一第二电源端。第二漏极及第二基极耦接第一基极。本发明提供的控制电路及操作电路可以防止静电放电电压损害内部的核心电路。