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公开(公告)号：CN116137267A
公开(公告)日：2023-05-19
申请号：CN202111361006.8
申请日：2021-11-17
申请人： 世界先进积体电路股份有限公司
IPC分类号： H01L27/02 , H01L23/544
摘要： 一种静电放电保护电路，包括一检测电路、一分压元件以及一释放元件。检测电路耦接于一第一电源线以及一第二电源线之间。当一静电放电事件发生时，检测电路启用一导通信号。分压元件耦接于第一电源线与一第三电源线之间，并接收导通信号。释放元件耦接于第二及第三电源线之间。当导通信号被启用时，释放元件释放一静电放电电流，可以避免集成电路因静电放电现象而遭受破坏。
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公开(公告)号：CN111913518A
公开(公告)日：2020-11-10
申请号：CN201910378856.5
申请日：2019-05-08
申请人： 世界先进积体电路股份有限公司
IPC分类号： G05F1/56
摘要： 本发明提供了一种电压调整电路，适于提供输出电压给核心电路。此电压调整电路包括焊垫、下拉单元、第一控制单元、第二控制单元与电压调整电路。焊垫接收并提供输入电压。下拉单元依据输入电压，产生下拉电压。第一控制单元依据输入电压与下拉电压，产生第一控制信号。第二控制单元依据输入电压与第一控制信号，产生第二控制信号。电压调整单元依据第一控制信号与第二控制信号，对输入电压进行调整，以产生输出电压。
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公开(公告)号：CN115996051A
公开(公告)日：2023-04-21
申请号：CN202111210315.5
申请日：2021-10-18
申请人： 世界先进积体电路股份有限公司
IPC分类号： H03K19/00
摘要： 本发明公开了一种保护电路，包括检测电路以及放电电路。检测电路耦接第一与第二电源接合垫，用以检测在第一电源接合垫上是否发生静电放电事件或过电应力事件。检测电路根据检测结果控制在检测节点上的检测电压。第一电源接合垫与第二电源接合垫分别属于不同的电源域。放电电路耦接检测节点以及第一电源接合垫。当在第一电源接合垫上发生静电放电事件时，放电电路根据检测电压提供介于第一电源接合垫与接地端之间的第一放电路径。当在第一电源接合垫上发生过电应力事件时，检测电路启用介于第一电源接合垫与接地端之间的第二放电路径。
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公开(公告)号：CN110504251A
公开(公告)日：2019-11-26
申请号：CN201810477845.8
申请日：2018-05-18
申请人： 世界先进积体电路股份有限公司
IPC分类号： H01L27/02
摘要： 本发明提出一种集成电路以及静电放电保护电路，其耦接一接合垫与一核心电路，且包括静电放电检测电路、放电电路以及开关。静电放电检测电路检测于接合垫上是否发生一静电放电事件以产生一第一检测信号。放电电路接收第一检测信号。当接合垫上发生静电放电事件，放电电路根据第一检测信号提供介于接合垫与一接地端之间的一放电路径。开关耦接于核心电路与接地端之间，且受控于第一检测信号。当于接合垫上发生静电放电事件，开关根据第一检测信号而关闭。本发明具有保护核心电路内的元件不受静电电荷的破坏及避免静电放电事件发生所导致的高电压让核心电路误操作的有益效果。
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公开(公告)号：CN110417402B
公开(公告)日：2023-04-25
申请号：CN201810389713.X
申请日：2018-04-27
申请人： 世界先进积体电路股份有限公司
IPC分类号： H03K19/0185 , G11C7/10
摘要： 本发明提供一种防浮接电路，该防浮接电路包括一上拉电路、一下拉电路以及一控制电路。上拉电路包括一第一P型晶体管以及一第二P型晶体管，并耦接一第一电源端。下拉电路包括一第一N型晶体管以及一第二N型晶体管，并耦接一第二电源端。第一P型晶体管与第一N型晶体管之间具有一第一路径。第二P型晶体管与第二N型晶体管之间具有一第二路径。第一P型晶体管与第二电源端之间具有一第三路径。在第一模式下，控制电路导通第一及第二路径并且不导通第三路径。在第二模式下，控制电路不导通第一及第二路径，并导通第三路径。本发明提供的防浮接电路使得在输入信号并非正确的信号时，不会造成集成电路误动作。
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公开(公告)号：CN109560536B
公开(公告)日：2021-01-05
申请号：CN201710878261.7
申请日：2017-09-26
申请人： 世界先进积体电路股份有限公司
摘要： 一种控制电路及操作电路，其中控制电路用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端，第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极，第一栅极耦N型晶体管的栅极，第一基极耦接第一源极，第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极，第二源极耦接一第二电源端。第二漏极及第二基极耦接第一基极。本发明提供的控制电路及操作电路可以防止静电放电电压损害内部的核心电路。
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公开(公告)号：CN109560536A
公开(公告)日：2019-04-02
申请号：CN201710878261.7
申请日：2017-09-26
申请人： 世界先进积体电路股份有限公司
摘要： 一种控制电路及操作电路，其中控制电路用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端，第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极，第一栅极耦N型晶体管的栅极，第一基极耦接第一源极，第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极，第二源极耦接一第二电源端。第二漏极及第二基极耦接第一基极。本发明提供的控制电路及操作电路可以防止静电放电电压损害内部的核心电路。
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公开(公告)号：CN118198054A
公开(公告)日：2024-06-14
申请号：CN202211605305.6
申请日：2022-12-14
申请人： 世界先进积体电路股份有限公司
IPC分类号： H01L27/02
摘要： 本发明公开了一种静电放电保护装置，该静电放电保护装置包括半导体基板、外延层、第一至第三井区、以及第一至第六掺杂区。外延层位于半导体基板上。第一至第三井区皆设置在外延层中。第三井区位于第一井区与第二井区之间。第一与第二掺杂区设置在第一井区上。第三与第四掺杂区设置在第二井区上。第五掺杂区设置在第三井区上，且第六掺杂区设置在第五掺杂区中。第三井区、第五掺杂区、以及第六掺杂区具有相同的导电类型。第一与第二掺杂区耦接一接合垫，以及第三与第四掺杂区耦接一接地端。当在接合垫上发生一静电放电事件时，在接合垫与接地端之间形成一放电路径。
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公开(公告)号：CN116825765A
公开(公告)日：2023-09-29
申请号：CN202210276489.X
申请日：2022-03-21
申请人： 世界先进积体电路股份有限公司
摘要： 本发明提供一种半导体结构。所述半导体结构包括至少一第一井区设置在一半导体基底中，并具有一第一导电类型。一晶体管的至少一栅极设置在所述第一井区上方且沿一第一方向延伸。至少一第二井区和至少一第三井区设置在所述第一井区的相对两侧且沿所述第一方向延伸。所述第二井区与所述第三井区具有一第二导电类型，而所述第二导电类型与所述第一导电类型互补。一第一屏蔽结构设置于所述栅极的至少一端且于一垂直投影方向上与所述第一井区部分重叠。所述第一屏蔽结构分离于所述栅极的所述端。一块体环设置在所述半导体基底中，且围绕所述栅极、所述第二井区、所述第三井区与所述第一屏蔽结构。
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公开(公告)号：CN116417981A
公开(公告)日：2023-07-11
申请号：CN202111660663.2
申请日：2021-12-30
申请人： 世界先进积体电路股份有限公司
IPC分类号： H02H9/04
摘要： 本申请公开一种静电放电保护电路；其中，所述静电放电保护电路耦接接合垫且包括缓冲电路、驱动电路、以及电源箝制电路。缓冲电路包括串联耦接于第一节点与第一电源节点之间且具有第一导电类型的第一与第二晶体管。接合垫耦接第一节点。驱动电路根据控制电压来决定第一晶体管与第二晶体管中至少一个的状态。驱动电路包括具有第二导电类型的第三晶体管，其耦接于第二电源节点与第一晶体管的栅极之间且受控于控制电压。电源箝制电路通过第一节点耦接接合垫，且耦接第三晶体管的栅极于第二节点。控制电压产生于第二节点。电源箝制电路根据接合垫上的电压决定控制电压的电平。本发明实施例的静电放电保护电路具有高压容忍度。
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