公开(公告)号：CN110504251A

公开(公告)日：2019-11-26

申请号：CN201810477845.8

申请日：2018-05-18

申请人： 世界先进积体电路股份有限公司

发明人： 黄绍璋 ,  叶家荣 ,  周业宁 ,  廖显峰 ,  吴易翰 ,  廖志成 ,  庄介尧 ,  陈伟松 ,  陈敬文 ,  陈邦权

IPC分类号： H01L27/02

摘要： 本发明提出一种集成电路以及静电放电保护电路，其耦接一接合垫与一核心电路，且包括静电放电检测电路、放电电路以及开关。静电放电检测电路检测于接合垫上是否发生一静电放电事件以产生一第一检测信号。放电电路接收第一检测信号。当接合垫上发生静电放电事件，放电电路根据第一检测信号提供介于接合垫与一接地端之间的一放电路径。开关耦接于核心电路与接地端之间，且受控于第一检测信号。当于接合垫上发生静电放电事件，开关根据第一检测信号而关闭。本发明具有保护核心电路内的元件不受静电电荷的破坏及避免静电放电事件发生所导致的高电压让核心电路误操作的有益效果。

公开(公告)号：CN110417402B

公开(公告)日：2023-04-25

申请号：CN201810389713.X

申请日：2018-04-27

申请人： 世界先进积体电路股份有限公司

发明人： 庄荣圳 ,  黄绍璋 ,  陈敬文 ,  庄介尧 ,  林宇彦

IPC分类号： H03K19/0185 ,  G11C7/10

摘要： 本发明提供一种防浮接电路，该防浮接电路包括一上拉电路、一下拉电路以及一控制电路。上拉电路包括一第一P型晶体管以及一第二P型晶体管，并耦接一第一电源端。下拉电路包括一第一N型晶体管以及一第二N型晶体管，并耦接一第二电源端。第一P型晶体管与第一N型晶体管之间具有一第一路径。第二P型晶体管与第二N型晶体管之间具有一第二路径。第一P型晶体管与第二电源端之间具有一第三路径。在第一模式下，控制电路导通第一及第二路径并且不导通第三路径。在第二模式下，控制电路不导通第一及第二路径，并导通第三路径。本发明提供的防浮接电路使得在输入信号并非正确的信号时，不会造成集成电路误动作。

公开(公告)号：CN110504251B

公开(公告)日：2021-12-24

申请号：CN201810477845.8

申请日：2018-05-18

申请人： 世界先进积体电路股份有限公司

发明人： 黄绍璋 ,  叶家荣 ,  周业宁 ,  廖显峰 ,  吴易翰 ,  廖志成 ,  庄介尧 ,  陈伟松 ,  陈敬文 ,  陈邦权

IPC分类号： H01L27/02

摘要： 本发明提出一种集成电路以及静电放电保护电路，其耦接一接合垫与一核心电路，且包括静电放电检测电路、放电电路以及开关。静电放电检测电路检测于接合垫上是否发生一静电放电事件以产生一第一检测信号。放电电路接收第一检测信号。当接合垫上发生静电放电事件，放电电路根据第一检测信号提供介于接合垫与一接地端之间的一放电路径。开关耦接于核心电路与接地端之间，且受控于第一检测信号。当于接合垫上发生静电放电事件，开关根据第一检测信号而关闭。本发明具有保护核心电路内的元件不受静电电荷的破坏及避免静电放电事件发生所导致的高电压让核心电路误操作的有益效果。

公开(公告)号：CN110417402A

公开(公告)日：2019-11-05

申请号：CN201810389713.X

申请日：2018-04-27

申请人： 世界先进积体电路股份有限公司

发明人： 庄荣圳 ,  黄绍璋 ,  陈敬文 ,  庄介尧 ,  林宇彦

IPC分类号： H03K19/0185 ,  G11C7/10

摘要： 本发明提供一种防浮接电路，该防浮接电路包括一上拉电路、一下拉电路以及一控制电路。上拉电路包括一第一P型晶体管以及一第二P型晶体管，并耦接一第一电源端。下拉电路包括一第一N型晶体管以及一第二N型晶体管，并耦接一第二电源端。第一P型晶体管与第一N型晶体管之间具有一第一路径。第二P型晶体管与第二N型晶体管之间具有一第二路径。第一P型晶体管与第二电源端之间具有一第三路径。在第一模式下，控制电路导通第一及第二路径并且不导通第三路径。在第二模式下，控制电路不导通第一及第二路径，并导通第三路径。本发明提供的防浮接电路使得在输入信号并非正确的信号时，不会造成集成电路误动作。