两比特门电路、超导芯片、量子计算系统及控制方法

    公开(公告)号:CN115994579A

    公开(公告)日:2023-04-21

    申请号:CN202310134815.8

    申请日:2023-02-17

    IPC分类号: G06N10/20

    摘要: 本发明提供一种两比特门电路、超导芯片、量子计算系统及控制方法,包括:脉冲信号发生模块,第一量子比特、第二量子比特以及耦合模块;脉冲信号发生模块输入端分别连接微波信号和直流信号,输出端连接第一量子比特;耦合模块分别连接第一量子比特以及第二量子比特的控制端;其中,第一量子比特为第三激发态且第二量子比特为第零激发态的系统能级与第一量子比特为第二激发态且第二量子比特为第一激发态的系统能级对准;脉冲信号频率设置为第一跃迁频率与第二跃迁频率之间。本发明通过使用特定的脉冲序列激活两比特门,与单比特门共用XY控制线,节约了室温下的微波器件和4K到mK温区的布线数量,完善了基于超导数字电路的普适门操作。

    超导数字电路电感的表征结构及方法

    公开(公告)号:CN115064334A

    公开(公告)日:2022-09-16

    申请号:CN202210692756.1

    申请日:2022-06-17

    IPC分类号: H01F6/00 H01F6/06

    摘要: 本发明提供一种超导数字电路电感的表征结构及方法,包括:第一超导薄膜连接在第一约瑟夫森结的第一电极层和第二超导薄膜之间;第三超导薄膜连接在第二超导薄膜和第二约瑟夫森结的第一电极层之前;第一、第二约瑟夫森结的第二电极层接地;第一电极连接第一约瑟夫森结的第一电极层;第二电极连接第二约瑟夫森结的第一电极层;第三电极连接第一超导薄膜的第一端和第二端之间;第四电极的第一端连接第二超导薄膜的第一端和第二端之间;第五电极连接第三超导薄膜的第一端和第二端之间。本发明在一个电感表征结构中获得不同超导薄膜电感的数值,简化结构,提升了超导数字电路中电感测量的效率和精度。

    两比特门电路、超导芯片、量子计算系统及控制方法

    公开(公告)号:CN115994579B

    公开(公告)日:2024-08-09

    申请号:CN202310134815.8

    申请日:2023-02-17

    IPC分类号: G06N10/20

    摘要: 本发明提供一种两比特门电路、超导芯片、量子计算系统及控制方法,包括:脉冲信号发生模块,第一量子比特、第二量子比特以及耦合模块;脉冲信号发生模块输入端分别连接微波信号和直流信号,输出端连接第一量子比特;耦合模块分别连接第一量子比特以及第二量子比特的控制端;其中,第一量子比特为第三激发态且第二量子比特为第零激发态的系统能级与第一量子比特为第二激发态且第二量子比特为第一激发态的系统能级对准;脉冲信号频率设置为第一跃迁频率与第二跃迁频率之间。本发明通过使用特定的脉冲序列激活两比特门,与单比特门共用XY控制线,节约了室温下的微波器件和4K到mK温区的布线数量,完善了基于超导数字电路的普适门操作。

    一种待测超导器件物性测试装置及测试方法

    公开(公告)号:CN118191694A

    公开(公告)日:2024-06-14

    申请号:CN202410435258.8

    申请日:2024-04-11

    IPC分类号: G01R33/12

    摘要: 本发明提供一种待测超导器件物性测试装置及测试方法,待测超导器件物性测试装置包括:上位机、源表、开关切换模块和N通道低通滤波阵列;其中N为大于1的自然数;上位机电连接源表的控制端和开关切换模块的控制端;上位机控制源表输出相应的激励信号范围,并控制开关切换模块选择对应工作通道;源表与开关切换模块电连接,开关切换模块通过N通道低通滤波阵列电连接到对应的测试端口;源表输出的激励信号范围传输至待测超导器件,待测超导器件反馈的测试信号传输至源表。本发明能够达到低电流输入测试,同时也可以实现低噪声,使得测试的精度进一步提高,提高低温测试效率;同时还极大减小了测试过程中低温的液氦和液氮等冷质的浪费,降低成本。

    SFQ时序电路综合计算方法、系统以及终端

    公开(公告)号:CN113095015B

    公开(公告)日:2024-05-24

    申请号:CN202110500919.7

    申请日:2021-05-08

    IPC分类号: G06F30/34 G06F115/10

    摘要: 本发明的SFQ时序电路综合计算方法、系统以及终端,分别对SFQ逻辑门状态机的状态机描述分别进行解释以及编译获得该状态机的状态转移集合信息,并对所述状态转移集合信息分解为一或多个子状态机,并将各子状态机与SFQ逻辑单元库中的各单元门进行映射,并基于各子状态机的映射结果,对各子状态机进行重组,以获得SFQ时序逻辑电路结构。本发明利用了SFQ逻辑门自有的优势,直接完成从SFQ逻辑门状态机到SFQ时序电路的逻辑映射,减少了中间模拟CMOS逻辑门、组成CMOS时序状态机的两步操作,提高了SFQ时序电路的逻辑综合成功率以及对SFQ单元库的利用率,使SFQ时序电路的大规模自动化设计更加高效,并解决现有技术的问题。

    亚微米约瑟夫森隧道结及其制备方法

    公开(公告)号:CN108539004B

    公开(公告)日:2023-12-05

    申请号:CN201810375704.5

    申请日:2018-04-25

    IPC分类号: H10N60/80 H10N60/01 H10N60/12

    摘要: 本发明提供一种亚微米约瑟夫森隧道结及其制备方法,包括如下步骤:1)提供一衬底,并于衬底的上表面形成底层超导薄膜层、绝缘薄膜层及顶层超导薄膜层;2)刻蚀去除部分顶层超导薄膜层、部分绝缘薄膜层及部分底层超导薄膜层;3)于步骤2)所得到结构的表面形成一第一绝缘层;4)于步骤3)所得到结构的表面形成第二绝缘层;5)于步骤4)所述得到结构的表面形成附加超导薄膜层,并刻蚀附加超导薄膜层以形成第二亚微米线条,第二亚微米线条至少与第一亚微米线条呈十字交叉连接。本发明可以有效解决现有技术中存在的电极窗口问题;双层绝缘层不仅改善了边缘效应、降低了台阶过渡处漏电流的产生,还有利于提高约瑟夫森结的质量及可靠性。(56)对比文件张雪;张国峰;金华;刘晓宇;王镇.超导Nb薄膜的RIE刻蚀与表征.低温物理学报.2016,(第04期),余铁军,张雪霞,高保新,吴培亨.超导Fresnel公式及其应用.低温物理学报.1996,(第02期),

    超导集成电路布局优化方法和装置、存储介质和终端

    公开(公告)号:CN113627120B

    公开(公告)日:2023-09-12

    申请号:CN202111094793.4

    申请日:2021-09-17

    发明人: 杨树澄 任洁 王镇

    IPC分类号: G06F30/394

    摘要: 本发明公开了一种超导集成电路布局优化方法和装置、存储介质和终端,其中方法包括:对待布局网表进行模块化处理获取分割模块,并对所有分割模块进行布局优化得到优化电路布局;其中,对分割模块进行布局优化包括:确定分割模块所需布局空间大小;对分割模块中所有逻辑门单元进行位置排布优化;将结果映射到布局规划中获取分割模块的版图布局;将分割模块中的所有汇流缓冲器单元放置到版图布局中,并通过第二全局优化器对版图布局中的所有单元进行位置优化,而后对版图布局中所有包含时钟的逻辑门单元进行时钟优化;本发明实现大规模超导集成电路的自动版图布局优化,替代原有的手动设计流程,提高超导集成电路的设计规模并缩短设计迭代周期。

    一种互补型超导周期比较器及模数转换器

    公开(公告)号:CN116545419A

    公开(公告)日:2023-08-04

    申请号:CN202310540283.8

    申请日:2023-05-12

    发明人: 李楒琪 任洁 王镇

    IPC分类号: H03K5/22 H03M1/12

    摘要: 本发明提供一种互补型超导周期比较器及模数转换器包括:输入模块将接收到的单磁通量子时钟信号进行单向传输,并阻止回流电流对前级电路进行干扰;互补型超导量子干涉模块的输入端与模拟信号及输入模块的输出端连接,使模拟信号工作在超导量子干涉模块内部的基准信号的参数范围内,并通过对比模拟信号、基准信号及单磁通量子时钟信号输出对应的比较结果;传输模块的输入端与互补型超导量子干涉模块的输出端连接,基于所述比较结果产生用于传输的对应的单磁通量子输出信号。能够降低功耗的同时极大降低电路面积以及复杂度,提升模数转换的准确性。

    延时测试电路及延时测试方法
    9.
    发明公开

    公开(公告)号:CN116413586A

    公开(公告)日:2023-07-11

    申请号:CN202111670510.6

    申请日:2021-12-31

    IPC分类号: G01R31/317

    摘要: 本发明提供一种延时测试电路,至少包括环振电路延时测试模块,该模块包括汇流器单元、分路器单元、第一接口单元、N个待测单元及M个第一分频器单元;N个待测单元级联,第一个待测单元的输入端连接汇流器单元的输出端,最后一个待测单元的输出端连接分路器单元的输入端;M个第一分频器单元级联,第一个第一分频器单元的输入端连接分路器单元的一路输出端,最后一个第一分频器单元的输出端连接第一接口单元的输入端;汇流器单元的第一输入端接入第一激励信号,第二输入端连接分路器单元的二路输出端;第一接口单元的输出端产生第一数字电压信号。通过本发明提供的延时测试电路,解决了现有方案无法对超过2个结的传输线进行有效延时测试的问题。