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公开(公告)号：CN114138582B
公开(公告)日：2023-06-16
申请号：CN202111491119.X
申请日：2021-12-08
Applicant: 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
Abstract: 公开了基于FPGA的金融加速卡解码穿透延迟的测量系统及方法。本发明通过FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标，相比于CPU测量时间戳，占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。
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公开(公告)号：CN114047947B
公开(公告)日：2022-04-15
申请号：CN202210035143.0
申请日：2022-01-13
Applicant: 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
Abstract: 本发明提供了一种双FPGA架构电路板卡程序版本控制方法，程序发送方对程序代码进行加密，得到“程序‑密文”，并远程传递给客户端，使用一个用于对所述程序代码的版本进行验证的验证密文存储在硬件电子钥匙上并转给客户端；客户端主FPGA接收“程序‑密文”并传给副FPGA进行解密，在副FPGA上使用所述硬件电子钥匙对程序版本进行验证；当副FPGA版本验证通过后，将解密后的“程序‑明文”传回给主FPGA进行程序更新。利用双FPGA架构的特点，在副FPGA上对程序代码进行验证，只有验证正确的程序代码才能加载到主FPGA芯片上进行更新，充分发挥了副FPGA管理控制的特点，因此不会因非法程序、病毒程序、错误版本程序的干扰和程序代码的泄露的干扰对主FPGA造成影响。
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公开(公告)号：CN114138582A
公开(公告)日：2022-03-04
申请号：CN202111491119.X
申请日：2021-12-08
Applicant: 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
Abstract: 公开了基于FPGA的金融加速卡解码穿透延迟的测量系统及方法。本发明通过FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标，相比于CPU测量时间戳，占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。
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公开(公告)号：CN114047947A
公开(公告)日：2022-02-15
申请号：CN202210035143.0
申请日：2022-01-13
Applicant: 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
Abstract: 本发明提供了一种双FPGA架构电路板卡程序版本控制方法，程序发送方对程序代码进行加密，得到“程序‑密文”，并远程传递给客户端，使用一个用于对所述程序代码的版本进行验证的验证密文存储在硬件电子钥匙上并转给客户端；客户端主FPGA接收“程序‑密文”并传给副FPGA进行解密，在副FPGA上使用所述硬件电子钥匙对程序版本进行验证；当副FPGA版本验证通过后，将解密后的“程序‑明文”传回给主FPGA进行程序更新。利用双FPGA架构的特点，在副FPGA上对程序代码进行验证，只有验证正确的程序代码才能加载到主FPGA芯片上进行更新，充分发挥了副FPGA管理控制的特点，因此不会因非法程序、病毒程序、错误版本程序的干扰和程序代码的泄露的干扰对主FPGA造成影响。
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公开(公告)号：CN119227600B
公开(公告)日：2025-02-25
申请号：CN202411746908.7
申请日：2024-12-02
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/323 , G06F30/327
Abstract: 本发明提供一种去除冗余资源的综合工具逻辑简化方法，包括，获取逻辑单元c的输出端口信号到逻辑单元c的逻辑单元输出映射集合，将逻辑单元c插入冗余逻辑单元集合；对冗余逻辑单元集合处理，包括，遍历电路网表中的每条线网，从逻辑单元映射集合中找出输出端口信号s为输出线网或具有keep属性线网的逻辑单元c，或者在逻辑单元输出映射集合中存在逻辑单元c1的输入端口信号与逻辑单元c的输出端口信号s相同时，将冗余逻辑单元集合中的逻辑单元c删除；获取电路网表中的冗余线网集合，从电路网表中删除冗余线网集合中的所有线网。本发明还提供了一种计算机可读存储介质及电子设备，以实现上述去除冗余资源的综合工具逻辑简化方法中的步骤。
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Patent Agency Ranking
公开(公告)号：CN119180248B
公开(公告)日：2025-02-25
申请号：CN202411688044.8
申请日：2024-11-25
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/343 , G06F8/75
Abstract: 本申请提供了一种基于控制信号的逻辑综合优化方法、存储介质和电子设备，包括：遍历多路选择器单元，获取多路选择器单元输入S端信号位宽；若位宽大于等于N，遍历输入S端信号的每一位值，获取第i位sig_b[i]、选择信号值s_v和控制信号，将键值对（s_v，sig_b[i]）存储到映射集合；对映射集合进行扩展操作和组合操作，生成若干个N位组合信号，将控制信号最低2位作为选择信号生成N选1多路选择器单元mux_N，收集mux_N输出信号作为当前多路选择器单元输入B端信号；控制信号去掉最低2位，更新位宽。本申请能够提升对多路选择器单元逻辑综合的优化效果，减少逻辑资源的消耗和逻辑综合后的单元数量。
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公开(公告)号：CN119167853B
公开(公告)日：2025-02-25
申请号：CN202411688572.3
申请日：2024-11-25
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/343 , G06F9/448
Abstract: 本申请提供了一种基于有限状态机的FPGA逻辑综合优化方法和电子设备，方法包括：遍历电路网表中的每个D触发器，获取D触发器的输入信号和输出信号；当D触发器的输出信号属于有限状态机的状态信号时，按照预设编码方式，抽取每个状态的状态信号并保存至状态信号集合中，抽取每个状态的状态迁移条件并保存至状态迁移集合中；消除状态信号集合中为不可达的状态和状态迁移，识别出状态信号集合中的死锁状态；针对有限状态机的每个状态信号和状态迁移条件，产生每个状态信号的多路选择器单元和触发器单元，并从电路网表中删除D触发器。本申请能够对有限状态机进行准确且有效的逻辑优化，减少了FPGA逻辑综合后的资源数量。
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公开(公告)号：CN119340946A
公开(公告)日：2025-01-21
申请号：CN202411895778.3
申请日：2024-12-23
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: H02H9/04
Abstract: 一种浪涌与静电双重防护电路及动态电源钳位电路，设计一种浪涌与静电双重防护电路，包括设置在电源与地之间的浪涌检测支路、静电检测支路、泄放控制支路以及电流泄放支路。本申请在浪涌电压上升到瞬态电压抑制二极管反向导通的阈值电压之前通过静电检测支路进行提前介入，保护电路免受损坏；同时在静电检测支路设计加入MOS晶体管，延长静电冲击电流的泄放时间，满足防护电路对静电冲击快速响应以及充分放电的需求。
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公开(公告)号：CN119135471A
公开(公告)日：2024-12-13
申请号：CN202411621661.6
申请日：2024-11-14
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供一种用于自动化控制的脉冲同步方法、终端设备及介质，方法包括：提供由一个主站和多个从站形成的环形网络；主站发送同步训练帧，从任意从站在下行通路中接收到同步训练帧至在上行通路中发出同步训练帧的时间间隔为任意从站参与数据传输时间；每个从站基于任意从站参与数据传输时间、当前从站在环形网络的相对位置、中间从站的上行传输处理时延和下行传输处理时延、以及末端从站处理时延计算出单位传输线路延迟；以末端从站为基准，根据当前从站和末端从站的位置关系计算出同步脉冲延迟发送时间；任意从站基于计算得出的延迟发送时间，控制从站延迟发送同步脉冲信号，实现所有从站脉冲同步。
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公开(公告)号：CN118764729A
公开(公告)日：2024-10-11
申请号：CN202411244584.7
申请日：2024-09-06
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: H04N25/51 , H04N25/671 , H04N25/76 , H04N25/768
Abstract: CMOS相机的工作方法及装置，能够避免串行处理方式对数据延迟带来巨大的延迟，提高CMOS相机的灵敏度和分辨力，扩大其应用范围，解决CMOS由于曝光时间变化导致的偏振方位角偏差问题，提高图像质量和动态范围，功能多样化，降低功耗，成本低廉。方法包括：PC上位机下发命令；FPGA使用SPI协议，配置CMOS内部寄存器，使CMOS复位、采集、延时并输出采集的原始图像数据；FPGA内部配置CMOS工作时序，使CMOS按照工作模式采集图像数据；调整位之间的延时对齐，进行时钟域转换；将数据写入DDR中缓存并读取；图像数据校正、去噪、增益控制；将图像数据输出到上位机显示。
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