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公开(公告)号：CN114138582B
公开(公告)日：2023-06-16
申请号：CN202111491119.X
申请日：2021-12-08
申请人： 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
摘要： 公开了基于FPGA的金融加速卡解码穿透延迟的测量系统及方法。本发明通过FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标，相比于CPU测量时间戳，占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。
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公开(公告)号：CN114047947B
公开(公告)日：2022-04-15
申请号：CN202210035143.0
申请日：2022-01-13
申请人： 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
摘要： 本发明提供了一种双FPGA架构电路板卡程序版本控制方法，程序发送方对程序代码进行加密，得到“程序‑密文”，并远程传递给客户端，使用一个用于对所述程序代码的版本进行验证的验证密文存储在硬件电子钥匙上并转给客户端；客户端主FPGA接收“程序‑密文”并传给副FPGA进行解密，在副FPGA上使用所述硬件电子钥匙对程序版本进行验证；当副FPGA版本验证通过后，将解密后的“程序‑明文”传回给主FPGA进行程序更新。利用双FPGA架构的特点，在副FPGA上对程序代码进行验证，只有验证正确的程序代码才能加载到主FPGA芯片上进行更新，充分发挥了副FPGA管理控制的特点，因此不会因非法程序、病毒程序、错误版本程序的干扰和程序代码的泄露的干扰对主FPGA造成影响。
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公开(公告)号：CN114138582A
公开(公告)日：2022-03-04
申请号：CN202111491119.X
申请日：2021-12-08
申请人： 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
摘要： 公开了基于FPGA的金融加速卡解码穿透延迟的测量系统及方法。本发明通过FPGA模块调用存储模块内的行情数据，加载时间戳后，发送给被测金融加速卡，被测金融加速卡进行数据解析后，将解析后的行情数据反馈给FPGA模块，FPGA模块测量时间戳的所用延迟而得到被测金融加速卡的穿透延迟，修正路径传输延迟参数而得到最终的加速卡解析穿透延迟指标，相比于CPU测量时间戳，占用服务器CPU资源少、测试线路简单、测试精度高、操作简单、能够实现随时随地的便携式测试。
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公开(公告)号：CN114047947A
公开(公告)日：2022-02-15
申请号：CN202210035143.0
申请日：2022-01-13
申请人： 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
摘要： 本发明提供了一种双FPGA架构电路板卡程序版本控制方法，程序发送方对程序代码进行加密，得到“程序‑密文”，并远程传递给客户端，使用一个用于对所述程序代码的版本进行验证的验证密文存储在硬件电子钥匙上并转给客户端；客户端主FPGA接收“程序‑密文”并传给副FPGA进行解密，在副FPGA上使用所述硬件电子钥匙对程序版本进行验证；当副FPGA版本验证通过后，将解密后的“程序‑明文”传回给主FPGA进行程序更新。利用双FPGA架构的特点，在副FPGA上对程序代码进行验证，只有验证正确的程序代码才能加载到主FPGA芯片上进行更新，充分发挥了副FPGA管理控制的特点，因此不会因非法程序、病毒程序、错误版本程序的干扰和程序代码的泄露的干扰对主FPGA造成影响。
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公开(公告)号：CN118586338B
公开(公告)日：2024-11-15
申请号：CN202411067329.X
申请日：2024-08-06
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/347 , G06F111/06 , G06N5/01
摘要： 一种现场可编程门阵列同时装箱布局的方法及装置，能够使装箱过程中考虑布局的优化结果，促使装箱和布局的结果更有利于全局性能的优化，从而提高电路的时序性能。方法包括：（1）预装箱；（2）初始布局：首先将基本逻辑单元BLE、BRAM和DSP的网表按时钟域和模块划分到若干个集群簇中，再采用模拟退火算法对这些簇进行初始布局，确定这些簇的布局位置，最后根据每个簇的布局位置和其所包含的逻辑块，确定每个逻辑块的初始布局位置；（3）全局布局：采用迭代优化的框架；（4）可配置逻辑块CLB装箱采用迭代优化的框架；（5）详细布局采用最短路径的方法来详细布局。
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公开(公告)号：CN118694508B
公开(公告)日：2024-11-08
申请号：CN202411161717.4
申请日：2024-08-23
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供的一种串行数据接收恢复方法，包括：发送端获取业务数据，将并行的业务数据转换为串行数据后输出；接收端接收所述串行数据，生成多路不同预设相位延迟采样信号的采样电路分别对所述串行数据进行采样得到采样数据，分析采样数据以得到采样结果，并将所述采样结果还原为并行数据后，发送给用户逻辑。该技术方案的有益效果在于，通过多路不同预设相位延迟采样信号的采样电路分别对所述串行数据进行采样，实现了在同一个数据传输周期内，多次对串行数据进行采样，因此，接收端无需提高采样频率，从而实现了适用于高的传输速率要求的CDR电路。
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公开(公告)号：CN118554956A
公开(公告)日：2024-08-27
申请号：CN202411025201.7
申请日：2024-07-30
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： H03M7/30 , G06F15/78 , G06F13/366
摘要： 本发明提供一种压缩编码器，包括2的幂次个输入端，请求信号按照请求次序依次输入，所述压缩编码器对输入的请求信号成对处理；编码电路包括有效位压缩处理电路以及编码位压缩处理电路；有效位压缩处理电路根据输入的每组请求信号进行有效位编码压缩后，生成有效位输出，判断其中是否存在有效请求；编码位压缩电路包括第一级处理电路以及第二级处理电路，所述第一级处理电路对输入的每对请求信号的最高优先级的信号进行编码处理；所述第二级处理电路根据压缩编码电路结果以及第一级处理电路结果进行选择。本发明的压缩编码器，减少逐级处理所需的比特数和编码过程的硬件资源。本发明还提供了一种轮询仲裁器，使用了压缩编码器进行轮询处理。
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公开(公告)号：CN118366954A
公开(公告)日：2024-07-19
申请号：CN202410775535.X
申请日：2024-06-17
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： H01L23/498 , H01L21/60
摘要： 本发明提供了的一种BGA封装形式的FPGA管脚互换的方法及兼容芯片，通过设置中间转接电路板，使被调整的管脚在中间转接电路板上建立电路连接，不需调整的管脚直接在中间转接电路板上连通，从而不需改变原型号FPGA芯片的设计，快速实现管脚兼容的目的，避免重新设计所带来的风险以及不能一次性成功的隐患，减少人力物力的浪费。
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公开(公告)号：CN118092854B
公开(公告)日：2024-07-19
申请号：CN202410510689.6
申请日：2024-04-26
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供了一种面积优化的串行浮点超越函数计算装置及处理器，该装置包括：初始化单元、控制单元、存储单元、运算单元、输出选择单元；初始化单元接收外界输入至所述计算装置的浮点输入数据和指令控制信号，输出经过初始化后的数据并发送至控制单元；控制单元连接存储单元及运算单元；所述控制单元基于超越函数的约束条件，将不同数据选择性地输入至运算单元，同时控制单元还判断当前迭代是否收敛；运算单元用于进行浮点迭代运算，并输出迭代反馈数据，以及根据收敛信号，进行浮点缩放运算，输出完成缩放后的数据至输出选择单元；输出选择单元基于指令控制信号，输出运算结果。本方案实现硬件资源复用，减小了芯片面积，降低资源消耗。
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公开(公告)号：CN118092854A
公开(公告)日：2024-05-28
申请号：CN202410510689.6
申请日：2024-04-26
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供了一种面积优化的串行浮点超越函数计算装置及处理器，该装置包括：初始化单元、控制单元、存储单元、运算单元、输出选择单元；初始化单元接收外界输入至所述计算装置的浮点输入数据和指令控制信号，输出经过初始化后的数据并发送至控制单元；控制单元连接存储单元及运算单元；所述控制单元基于超越函数的约束条件，将不同数据选择性地输入至运算单元，同时控制单元还判断当前迭代是否收敛；运算单元用于进行浮点迭代运算，并输出迭代反馈数据，以及根据收敛信号，进行浮点缩放运算，输出完成缩放后的数据至输出选择单元；输出选择单元基于指令控制信号，输出运算结果。本方案实现硬件资源复用，减小了芯片面积，降低资源消耗。
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