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公开(公告)号：CN118606267B
公开(公告)日：2024-12-17
申请号：CN202410820032.X
申请日：2024-06-24
Applicant: 北京大学
Abstract: 本发明公开一种模数混合自刷新存内计算簇及模拟辅助数字存内计算电路，属于集成电路设计(integrated circuit design)领域。本发明将数字计算与模拟计算与刷新功能嵌入到了同一存内计算簇中，通过低精度的模拟预计算，可以大幅降低所需要的高精度数字计算操作数，从而提高数字存内计算的能量效率与面积效率。且模拟计算与数字计算间数据可复用，不需要额外数据搬运，因此能量效率与面积效率被进一步提升。
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公开(公告)号：CN113741857B
公开(公告)日：2024-10-18
申请号：CN202110853005.9
申请日：2021-07-27
Applicant: 北京大学
Abstract: 本发明涉及一种乘累加运算电路，包括：图像传感器、模拟‑随机数转换器、以及随机计算模块；所述图像传感器，用于接收图像的像素信息，并将所述像素信息转换成模拟电压；所述模拟‑随机数转换器，与所述图像传感器连接，用于从所述图像传感器获取所述模拟电压，将所述模拟电压译码生成随机数；所述随机计算模块，与所述模拟‑随机数转换器连接，用于根据所述随机数执行神经网络的乘累加运算，得到卷积神经网络的一层计算结果。本发明减小了随机计算电路中乘累加单元的能耗，提升了计算效率。
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公开(公告)号：CN118627562A
公开(公告)日：2024-09-10
申请号：CN202410678677.4
申请日：2024-05-29
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明提供一种ANN/SNN加速器及ANN/SNN神经元加速计算方法，加速器包括M个神经计算核，每个神经计算核包括Q个神经元；还包括寄存器堆、SRAM、膜电位累积器、发射器及神经元封装模块，其中，神经元封装模块用于当神经计算核需同时接收大于单个神经元扇入阈值的输入时，通过将N个神经元封装为神经元封装组，通过神经元封装组内的第一个神经元提取W个输入，并根据SRAM中所述第一个神经元的存储位置，以获得所述第一个神经元中各突触的权重参数，按照预设间隔将W个输入划分为多个输入批数据，将输入批数据发送到膜电位累加器中与权重参数进行运算，并将运算后的膜电位传递到神经元封装组内的下一个神经元用于下一组W个输入的运算，直至N个神经元完成运算。本发明利用神经元封装技术，可大幅扩展每个神经元可接收的扇入数量。
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公开(公告)号：CN118364881A
公开(公告)日：2024-07-19
申请号：CN202410386574.0
申请日：2024-04-01
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464 , G06F15/78 , G11C11/408 , G11C11/409
Abstract: 本发明提供一种支持多比特有符号数计算的存算一体计算系统、方法及存算一体芯片，所述系统包括多个存算一体存储单元，所述存算一体存储单元用于同步对待存储数据进行写入、读取及多比特参数计算；编码转换电路，所述编码转换电路与所述存算一体存储单元连接，用于获取存储数据的符号位，并对所述符号位进行判断，根据所述符号位的判断结果，在计算过程中对存储数据的编码形式进行转换，所述编码形式包括原码编码形式及补码编码形式；比特加权电路，所述比特加权电路与各所述存算一体存储单元连接，用于根据比特位大小对所述存算一体存储单元输出的比特参数计算结果进行模拟加权。本发明能够在不引入额外的编码转换功耗的情况下实现补码编码存储，原码方式计算，提高能效。
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Patent Agency Ranking
公开(公告)号：CN114723023B
公开(公告)日：2024-04-23
申请号：CN202210200553.6
申请日：2022-03-03
Applicant: 北京大学
Abstract: 本发明公开一种数据通信方法及系统、脉冲神经网络运算系统，其中数据通信系统，包括：第一接口模块、数据帧缓存模块、第二接口模块及控制模块；第一接口模块用于通过第一总线接收上位机传输的数据，并转换下行数据帧，以及读取上行数据帧并转换后通过第一总线发送给上位机；数据帧缓存模块用于缓存下行数据帧及上行数据帧；第二接口模块用于读取下行数据帧，并根据芯片协议转换成脉冲传输给脉冲神经网络芯片，以及根据芯片协议将接收的脉冲转换为上行数据帧；控制模块用于控制第一接口模块与上位机之间的数据传输交互，以及第二接口模块与脉冲神经网络芯片之间的数据传输交互。本发明可以实现大数据量的数据传输。
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公开(公告)号：CN116663623A
公开(公告)日：2023-08-29
申请号：CN202310410119.5
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种类脑突触学习方法及类脑技术的神经形态硬件系统，方法包括：确定类脑突触学习电路中突触前神经元和突触后神经元产生的脉冲对，脉冲对包括突触前神经元产生的输入脉冲和突触后神经元产生的输出脉冲；基于脉冲对，确定脉冲对相对应的STDP机制，以及与STDP机制相对应的突触权重；基于脉冲对以及突触权重，进行类脑突触学习电路对应的STDP学习；其中，STDP机制为脉冲时间依赖可塑性机制，脉冲对的前后脉冲根据时间先后关系与所述STDP机制中的长时程增强过程或长时程抑制过程相对应。本发明实现提升类脑智能的在线学习，发挥类脑计算广泛适用的环境自适应特性。
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公开(公告)号：CN116663622A
公开(公告)日：2023-08-29
申请号：CN202310408120.4
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种生物可信的神经元计算电路及计算方法，该电路通过突触整合模块、泄露整合模块、阈值比较及脉冲发放模块，对上一时刻的膜电平和神经网络脉冲信号进行运算，获取当前时刻的膜电平，并根据当前时刻的膜电平生成脉冲信号。相比于传统数模混合设计过于追求精确的神经形态行为，以及传统数字设计过于追求极低的计算复杂度，本发明的生物可信的神经元计算电路在生物置信性和计算复杂度之间做了更好的折衷，以较小的硬件代价就能够实现更加丰富的神经元动力学行为，实现了最大规模的强化LIF神经元集成和突触集成，使之能够部署更加复杂、更加多元的神经形态类脑应用。
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公开(公告)号：CN116611481A
公开(公告)日：2023-08-18
申请号：CN202310235879.7
申请日：2023-03-13
Applicant: 北京大学
Abstract: 本发明涉及一种基于脉冲神经网络的物体运动趋势感知方法及系统，包括获取物体当前所在区域索引；将所述区域索引经过二进制编码生成脉冲信息；FPGA将所述脉冲信息转化为帧信息通过PCIe接口发送至PAICORE2.0；所述PAICORE2.0解析所述帧信息并进行推理，生成下一时刻所述物体的位置信息，其中所述PAICORE2.0是部署有脉冲神经网络模型的类脑芯片，用于实现脉冲神经网络功能。解决传统算法计算时间冗长、硬件系统功耗大、对信息时空关联性利用率低的问题。
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公开(公告)号：CN116124183B
公开(公告)日：2023-08-18
申请号：CN202310418208.4
申请日：2023-04-19
Applicant: 北京大学
Abstract: 本申请涉及集成电路设计领域，提供一种电容读出电路及电容读出方法。所述电路包括：电容采样电路的输出端与跨导放大器的输入端相连接；跨导放大器的输出端与流控振荡器的输入端相连接；流控振荡器的输出端与双鉴频鉴相器的输入端相连接；双鉴频鉴相器的输出端与三态逻辑器的输入端相连接；三态逻辑器的输出端与数模转换器的输入端相连接；数模转换器的输出端与跨导放大器的输入端相连接。本申请实施例提供的电容读出电路可以实现一次采样多次转换，在保证电容读出电路的读出精度的同时，减少了数字化转换的时间，进而提高了电容读出电路的读出能效，降低了读出延迟。
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