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公开(公告)号：CN1238605A
公开(公告)日：1999-12-15
申请号：CN98109641.7
申请日：1998-06-03
申请人： 冲电气工业株式会社
发明人： 冈本康史
IPC分类号： H03M13/12
CPC分类号： H04L1/0053 , H03M13/3961 , H03M13/4107 , H03M13/6502 , H04L1/0054
摘要： 本发明提供一种维特比译码器，其特征在于：存储器部分，用于存储来自ACS的通路选择结果；选择电路，用于从存储在该存储器部分中的数据到某个时间点t的最大似然状态的通路，选择来自时间点t－1中的某个状态的信号；多个或门，在该选择电路的输出信号中，收集返回同一选择电路的信号彼此。准备对应各状态的数量的选择电路，只要使存储器部分的字数与所需要的截断的段数对应，就可以与限定长度以及截断的增加对应。
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公开(公告)号：CN1235429A
公开(公告)日：1999-11-17
申请号：CN99104106.2
申请日：1999-03-17
申请人： 三星电子株式会社
发明人： 李相凤
IPC分类号： H03M13/12
CPC分类号： H03M13/2927 , H03M13/4107
摘要： 一种用于具有分支测量计算器和测量存贮器的Viterbi算法处理设备的高速相加－比较选择设备被描述。第一和第二以前测量值从测量存贮器供给第一和第二寄存器。来自第一寄存器的第一以前测量值和由分支测量计算器计算的当前状态分支测量值被相加,来自第二寄存器的第二以前测量值和由分支测量计算器计算的下一个状态的分支测量值被相加。所得的值被比较并相应地算出残余测量值。
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公开(公告)号：CN1220523A
公开(公告)日：1999-06-23
申请号：CN98125361.X
申请日：1998-12-18
申请人： 索尼株式会社
IPC分类号： H03M13/12
CPC分类号： H03M13/4176 , H03M13/4161
摘要： 在路径存储器电路中设置三个位数为8字数为4的双端口RAM。根据控制电路的控制每个时钟将路径选择信息顺序写入三个RAM。另外,根据控制电路的控制每个时钟从RAM读出路径选择信息,并且作为所读的路径选择信息等输入到跟踪电路。跟踪电路根据所读的路径选择信息以及控制电路形成的跟踪起始状态信息执行三次跟踪操作。根据跟踪结果,获得译码数据和后续时钟的跟踪起始状态。
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公开(公告)号：CN1202286A
公开(公告)日：1998-12-16
申请号：CN96198322.1
申请日：1996-10-31
申请人： 诺基亚电信公司
CPC分类号： H04L1/0069 , H03M13/23 , H04B7/2659 , H04L1/0059 , H04L1/0061 , H04L1/0083
摘要： 本发明涉及一种数字蜂窝无线网络中的数据传送方法,该方法包括对需要传送的信息进行信道编码以进行传输的步骤。为了在GSM类型的蜂窝无线系统中实现14.4kbit/s数据速率,而仅使用一个时隙进行数据传输,根据本发明方法的信道编码包括下述步骤:将需要发送的比特分组成多个块,块的最小长度为288比特,对所述块采用GSM卷积多项式以1/2码元速率进行卷积编码,并通过从每一块中删除比特来压缩得到的比特,从而得到包含不多于456比特的块。
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公开(公告)号：CN1198282A
公开(公告)日：1998-11-04
申请号：CN97190959.8
申请日：1997-06-23
申请人： NTT移动通信网株式会社
CPC分类号： H03M13/00 , H03M13/09 , H03M13/3738 , H03M13/41 , H04L1/0002 , H04L1/0006 , H04L1/0025 , H04L1/0046 , H04L1/0054 , H04L1/0061 , H04L1/0065 , H04L1/0071 , H04L1/0083
摘要： 数据传送方法、数据传送系统,以及发射机和接收机。传送端向用户传送数据,加上一种检错码;接收端假定所有帧数据的可传送的结束位位置进行帧数据的维特比译码直至结束位装置。如果在一个假定结束位位置多个候选已译码数据序列的似然最大值与结束译码过程而获得的已译码数据序列的似然值之间的差值处于预定范围以内,而且检错码相符,则判定该假定结束位位置就是已传送数据的结束位位置,并且恢复已传送数据。
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公开(公告)号：CN1169218A
公开(公告)日：1997-12-31
申请号：CN96191575.7
申请日：1996-01-22
申请人： 艾利森公司
IPC分类号： H03M13/12
CPC分类号： H04L1/0069 , H03M13/23 , H04L1/0041
摘要： 一种数字通信系统具有收缩卷积编码装置和方法。该数字通信系统包括一个编码器，用于对从一个发射机发射的一个数字输入进行编码，以及一个解码器，用于对在接收机处接收的该被编码的输入进行解码。该编码器包括一个具有比率为k/n的卷积编码电路，用于输出卷积编码的输出，以及一个收缩电路，用于收缩该卷积编码输出，以便达到为z/q的收缩码率，这里z＝γk。该收缩电路按照被选成具有比特长度L＝pγn的删除模式收缩该卷积编码输出，这里p≥2。该收缩电路输出收缩的码率为z/q的被收缩的输出并将该被收缩的输出发射到接收机。该接收机对该被发射的被收缩的输出进行解码并输出一个被解码的输出。
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公开(公告)号：CN1159103A
公开(公告)日：1997-09-10
申请号：CN96117298.3
申请日：1996-10-25
申请人： 日本电气株式会社
发明人： 小泉文昭
IPC分类号： H03M13/12
CPC分类号： H03M13/4153
摘要： 在一种最大似然译码器中，通过利用预先赋予格状态的状态码来分别产生相应于一个最大似然路径的译码数据的可靠性信息。在根据Viterbi算法选出用于每一格状态的幸存路径之后，该幸存路径被存储，然后从存储的幸存路径中选出一最大似然路径。根据至少两个状态码，且每个代码对应于一个不同的格状态，产生作为可靠性信息的可靠性数值。由于用确定的状态码来产生可靠性信息，所以即使在输入信号条件变化时，也会基本恒定地保持译码数据的可靠性判定标准，从而改进了译码数据的可靠性。
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公开(公告)号：CN1111469A
公开(公告)日：1995-11-08
申请号：CN94190433.4
申请日：1994-05-24
申请人： 康姆斯崔姆公司
发明人： 希蒙·楚科曼 , 詹姆斯·尼尔·埃塞曼
CPC分类号： H04L1/0065 , H03M13/23 , H04J3/22 , H04L1/0041 , H04L1/0045 , H04L1/0059 , H04L1/0069 , H04L1/0071 , H04M11/068 , H04N7/0806
摘要： 本发明公开了一种含有收缩卷积编译码的方法和采用这种方法的发送接收装置。所述方法和装置在发送机处，将第一和第二并行位流组合并收缩成一具有时隙1，2，…k，…N的串行收缩位流；响应于此串行位流，产生含有串行位流的位的多个并行收缩位流；对一载波进行调制；将已调载波发送至接收机，在接收机处，接收已调载波；将接收的已调载波转换成类似于并行位流的第三和第四并行位流；将第三和第四位流译码成类似于情报信号的信号。
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公开(公告)号：CN1094205A
公开(公告)日：1994-10-26
申请号：CN94100243.8
申请日：1994-01-05
申请人： 日本电气株式会社
发明人： 轟俊哉
CPC分类号： H04L1/0065 , H04J3/22 , H04L1/0057 , H04L1/0059 , H04L1/0071 , H04L27/18
摘要： 一种纠错串级编码系统，其特征在于包括：多路复用装置，用以多路复用加到其上的数据信号和话音信号；里德-所罗门编码器，用以对来自所述多路复用装置的输出信号进行里德-所罗门编码，同时交织该输出信号而不致引起延迟；卷积编码装置，用以以卷积的方式对来自所述里德-所罗门编码装置的经里德-所罗门编码的信号进行编码；和移相键控调制装置，具有固定的比特率，用以移相键控来自所述卷积编码装置的输出信号。
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公开(公告)号：CN1080451A
公开(公告)日：1994-01-05
申请号：CN93104440.5
申请日：1993-04-08
申请人： RCA.汤姆森许可公司
发明人： C·B·迪特里希
CPC分类号： H03M1/0626 , H03H17/0621 , H03M1/0614 , H03M1/66 , H04N5/205 , H04N5/211
摘要： 本发明用于补偿数字处理器(56)和数/模变换器DAC(51)组成的系统中伴随DAC(57)输出信号的Sin(X)/X响应，处理器(56)有非均匀的频率响应h(nT)。为此，通过改变(53，53)使处理器提供h(nT)*g(nT)的频率响应，其中h(nT)为处理器的脉冲响应，g(nT)为DAC频率响应的倒数的脉冲响应，*号表示卷积。此外，如处理器的频响的付氏变换为F(ω)，DAC的频响为S(ω)，则处理器的频响由在感兴趣的频带内的逆付氏变换IF(F(ω)/S(ω))确定。
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