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公开(公告)号：CN1492589A
公开(公告)日：2004-04-28
申请号：CN02147194.0
申请日：1998-07-30
Applicant: 三星电子株式会社
IPC: H03M13/00
CPC classification number: H04L1/0041 , H03M13/27 , H03M13/2721 , H03M13/2732 , H03M13/275 , H03M13/276 , H03M13/2771 , H03M13/2789 , H03M13/2792 , H03M13/2957 , H03M13/2972 , H03M13/2996 , H03M13/6362 , H04L1/0009 , H04L1/0045 , H04L1/0059 , H04L1/0065 , H04L1/0066 , H04L1/0068 , H04L1/0071
Abstract: 提供了一种透平编码器及相应的信道编码方法。所述编码器包括：第一分量编码器，用于对输入信息位进行编码，以生成第一奇偶校验位；一交织器，用于交织所述输入信息位；第二分量编码器，用于对所交织的输入信息位进行编码，以生成第二奇偶校验位；第一尾部位生成器，用于生成第一尾部位，该第一尾部位用于初始化所述第一分量编码器中的存储器；第二尾部位生成器，用于生成第二尾部位，该第二尾部位用于初始化所述第二分量编码器中的存储器；第一切换器，用于将所述第一分量编码器的输入从输入信息位切换到一帧端部的第一尾部位；以及，第二切换器，用于将所述第二分量编码器的输入从交织后的输入信息位切换到所述帧端部的第二尾部位。
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公开(公告)号：CN1099165C
公开(公告)日：2003-01-15
申请号：CN97103020.0
申请日：1997-03-11
Applicant: 三星电子株式会社
IPC: H03M13/23
CPC classification number: H03M13/3961 , H03M13/4107
Abstract: 提供一种维特比译码器，该维特比译码器包括支路度量计算单元，支路度量分配单元，状态度量存贮单元，第一至第四加比选单元，路径跟踪逻辑单元，以及路径存贮单元。加比选单元接收支路和状态度量并且一次操作多个状态，从而以更快的速度解译多个通道。
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公开(公告)号：CN1353521A
公开(公告)日：2002-06-12
申请号：CN01125828.4
申请日：2001-08-29
Applicant: 三星电子株式会社
CPC classification number: H03M13/09
Abstract: 一种在发送方发送排序校验位所产生的CRC码的情况下,用于在接收方检测所收到的CRC码中是否出现任何发送错误的装置,其中校验位使用发生多项式产生并按逆序附加在消息位后。该装置包括用于将消息位除以校验位发生多项式从而形成余数的除法装置、用于按位比较余数位与逆序校验位的比较装置和根据比较装置的结果判断CRC码中是否出现发送错误的判定装置。根据本发明,CRC码包括与传统正序排列不同的逆序排列的校验位时,接收的CRC码中的发送错误能被有效地检测。
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公开(公告)号：CN1351333A
公开(公告)日：2002-05-29
申请号：CN01137570.1
申请日：2001-10-30
Applicant: 三星电子株式会社
IPC: G11B7/005 , G11B7/0037 , H03M13/00 , H03M13/23
CPC classification number: H03M13/6343 , G11B20/10009 , H03M13/3961 , H03M13/41 , H03M13/4107
Abstract: 一种用于光盘系统的高速维特比(Viterbi)检测器,包括:分频单元,用于产生为主时钟频率三分之一的辅助时钟;分支度量计算单元,用于计算多个分支度量中的每一个度量;串行到并行的转换单元,用于以主时钟频率按照三个状态位为单位输出每一个分支度量;累加/比较/选择单元,按照辅助时钟频率,用于累加分支度量和以前存储的状态度量,并且用于比较累加的结果以选择并输出最小的累加结果作为一个新的状态度量,并且用于输出一个对应的路径选择信号;路径存储器,按照辅助时钟频率,用于存储路径选择信号、并且输出对应于路径选择信号的并行数据,以及并行到串行的转换单元,用于将路径存储器的输出转换成串行的数据。
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公开(公告)号：CN1288293A
公开(公告)日：2001-03-21
申请号：CN00127003.6
申请日：2000-09-13
Applicant: 三星电子株式会社
CPC classification number: H03M13/4107 , H03M13/2707 , H03M13/2957 , H03M13/4146 , H03M13/4153 , H03M13/4169 , H03M13/6505
Abstract: 一种两步软输出维特比算法解码器,包括:支路量度单元,计算接收数据的支路量度;状态量度存储器,存储所有状态的状态量度;相加－比较－选择单元,当前时间单元的各支路量度与前一时间的相加,满足条件的和被存储,输出和之间的差作为增量值,及输出选择器位;幸存状态输出单元,输出幸存状态;软输出维特比算法状态量度单元,获得第一幸存路径末端的幸存状态,及第一幸存路径的软判决值,找第二幸存路径和并发路径,更新第二幸存路径软判决值,输出第二幸存路径的硬和软判决值。
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Patent Agency Ranking
公开(公告)号：CN1264509A
公开(公告)日：2000-08-23
申请号：CN98807352.8
申请日：1998-07-30
Applicant: 三星电子株式会社
IPC: H03M13/00
CPC classification number: H04L1/0041 , H03M13/27 , H03M13/2721 , H03M13/2732 , H03M13/275 , H03M13/276 , H03M13/2771 , H03M13/2789 , H03M13/2792 , H03M13/2957 , H03M13/2972 , H03M13/2996 , H03M13/6362 , H04L1/0009 , H04L1/0045 , H04L1/0059 , H04L1/0065 , H04L1/0066 , H04L1/0068 , H04L1/0071
Abstract: 提供了一种具有并行或串行连接的卷积编码器的信道编码器。该信道编码器包括:第一编码器,用于对输入信息位进行编码;一交织器,具有存储器和指数生成器,用于以预定方法修改信息位的顺序;第二编码器,用于对交织器的输出进行编码;第一和第二终止装置,用于终止所述第一和第二编码器的输入和输出信息位的帧;一尾部位生成器,用于存储用在帧终止中的尾部位;以及一控制器和一切换器,用于控制以上过程。
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公开(公告)号：CN1202766A
公开(公告)日：1998-12-23
申请号：CN98103634.1
申请日：1998-01-07
Applicant: 三星电子株式会社
IPC: H03M13/12
CPC classification number: H03M13/6569 , H03M13/35 , H03M13/4107 , H03M13/413
Abstract: 一种使用零状态度量值的维特比解码数据质量计算装置,包括:维特比解码器、零状态度量值寄存器和质量估算单元。基于维特比解码器输出的输入解调数据的零状态度量值,在四种传输速率中确定具有最小零状态度量值的速率为实际传输速率。因此,与使用误码率作为质量估算参数的质量计算装置相比较,将零状态度量值用作质量估算参数,能正确实现质量估算,从而避免了确定传输速率方面的差错。
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公开(公告)号：CN109753377B
公开(公告)日：2025-03-14
申请号：CN201811059583.X
申请日：2018-09-11
Applicant: 三星电子株式会社
Abstract: 一种极化码编码和解码方法包括生成第一子码字和第二子码字。子码字与预码字相对应，并且预码字具有共享数据方面。子码字针对存储在存储器中的数据提供有用的错误恢复。当从存储器中读取数据时，进行解码。数据读取操作可以包括硬判决解码、软判决解码或硬判决解码后接软判决解码。在该方法中，共享数据方面用于对最初未成功解码的第一子码字进行解码。还提供了一种装置。
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公开(公告)号：CN110377453B
公开(公告)日：2024-07-09
申请号：CN201910067433.1
申请日：2019-01-24
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 公开了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；纠错码(ECC)引擎，被配置为检测和/或校正读取数据中的至少一个错误位，并被配置为生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为从ECC引擎接收读取数据和解码状态标志，并被配置为将读取数据和解码状态标志发送至存储器控制器，其中，通道接口电路被配置为通过引脚将解码状态标志发送至存储器控制器；控制逻辑电路，被配置为响应于来自存储器控制器的地址和命令，控制ECC引擎和通道接口电路。
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公开(公告)号：CN111092620B
公开(公告)日：2024-01-12
申请号：CN201910481581.8
申请日：2019-06-04
Applicant: 三星电子株式会社
IPC: H03M13/37
Abstract: 公开了一种半导体存储器装置、控制器和存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；以及纠错码(ECC)解码器，被配置为：接收从存储器单元阵列的选择的存储器单元输出的第一数据和奇偶校验数据。当半导体存储器装置的读取操作被执行时，ECC解码器基于第一数据和奇偶校验数据生成校验子，通过所述校验子生成第二数据和指示第一数据的错误的类型的解码状态标志(DSF)，并将第二数据和DSF输出至半导体存储器装置的外部的外部装置。
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