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公开(公告)号：CN111512291B
公开(公告)日：2024-06-18
申请号：CN201880082739.8
申请日：2018-09-18
申请人： 超威半导体公司
发明人： 道格拉斯·班森·亨特 , 杰伊·弗莱施曼
摘要： 一种系统包括多核处理器[102]，所述多核处理器包括调度器[111]。所述多核处理器与系统存储器[103]和操作系统[120]进行通信。所述多核处理器执行第一进程和第二进程。所述系统使用所述调度器来控制所述第二进程对存储器带宽的使用直到当所述第一进程的使用的第一设定点[129]处于或低于时延敏感(LS)底限时所述第一进程在控制周期中的当前使用满足所述第一设定点，或者当所述第一设定点超过所述LS底限时所述第一进程在所述控制周期中的当前使用超过所述LS底限。
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公开(公告)号：CN118202337A
公开(公告)日：2024-06-14
申请号：CN202280073738.3
申请日：2022-05-21
申请人： 西部数据技术公司
摘要： 本公开整体涉及利用数据存储设备控制器内的端口调度器来调度数据传输以及确定对于所传输的每个数据分组应当使用哪个端口。该数据存储设备包括主机接口上的多端口系统。该端口调度器可考虑例如以下因素：链路工作负荷、每个端口的空闲时间、链路功率状态、每个端口的吞吐量、每个链路的速度、数据传输的优先级、和服务质量(QoS)。基于一个或多个因素的分析，该端口调度器可在不与数据相关联的端口上传输该数据，以确保有效的多端口使用。
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公开(公告)号：CN118193426A
公开(公告)日：2024-06-14
申请号：CN202410346880.1
申请日：2024-03-25
申请人： 超聚变数字技术有限公司
摘要： 本申请实施例提供一种CXL交换机、计算系统及数据读写方法，CXL交换机包括依次连接的第一端口、CXL交换芯片、加速电路及第二端口；第一端口连接服务器，第二端口连接CXL内存设备；服务器向CXL交换机发送CXL内存读写指令；CXL交换芯片从CXL内存读写指令解析出待迁移数据的源地址和目的地址并发送给加速电路，源地址为CXL内存设备中存储待迁移数据的地址，目的地址为CXL内存设备将写入待迁移数据的地址；加速电路根据源地址从源地址读取待迁移数据，将读取的待迁移数据写入对应的目的地址。该方案不需要CPU参与数据搬移，只发送CXL内存读写指令即可，能够降低CPU使用率，提高CPU性能。
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公开(公告)号：CN118193424A
公开(公告)日：2024-06-14
申请号：CN202410297034.5
申请日：2019-07-31
申请人： 美光科技公司
摘要： 本公开涉及具有可配置存储的NVMe直接虚拟化。一种与一或多个存储器装置操作性耦接的系统控制器被配置成：提供多个虚拟存储器控制器，其中所述多个虚拟存储器控制器中的每个虚拟存储器控制器与所述一或多个存储器装置的不同部分相关联；并且提供多个物理功能，其中所述多个物理功能中的每个物理功能对应于所述多个虚拟存储器控制器中的不同虚拟存储器控制器。所述系统控制器进一步通过快速外围组件互连PCIe接口将所述多个物理功能呈现给主机计算系统，所述主机计算系统用于将所述多个物理功能中的每个物理功能分配给在所述主机计算系统上运行的不同虚拟机。
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公开(公告)号：CN118193422A
公开(公告)日：2024-06-14
申请号：CN202410188308.7
申请日：2024-02-20
发明人： 江国兵 , 刘四超 , 伍力伟 , 刘灵通 , 刘翔 , 张乐 , 李杨 , 黄钟 , 刘慧 , 周确 , 张琼宇 , 刘雄 , 刘莹 , 张伟 , 董宝江 , 李朝阳 , 余文亮 , 高博约 , 张浩晨 , 孟繁杰 , 周函锦 , 刘雄伟 , 关星 , 张祖平 , 张文龙
IPC分类号： G06F13/16 , G06F12/02 , G11C11/409 , G11C11/408
摘要： 本公开提供了一种双倍速率同步动态随机存储器的控制方法和控制装置，属于集成电路技术领域。该方法包括：FPGA确定DDR的数据存储状态，数据存储状态用于指示DDR是否存储有数据；响应于数据存储状态指示DDR中存储有数据，轮流从多个第一存储区中的第一可读存储区中读取目标长度的数据，直至DDR中不存在数据，第一可读存储区为存储有数据的第一存储区。该方法能够提高FPGA从DDR中读取数据的效率。
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公开(公告)号：CN113672164B
公开(公告)日：2024-06-14
申请号：CN202110368280.1
申请日：2021-04-06
申请人： 瑞昱半导体股份有限公司
摘要： 本申请涉及一种存储器访问接口装置。时钟产生电路产生命令参考时钟信号。访问信号传输电路根据命令参考时钟信号调整包括外部读取使能信号及内部读取使能信号的访问信号的相位以及工作周期，以产生包括用以驱动存储设备的输出外部读取使能信号及输出内部读取使能信号的输出访问信号。数据读取电路根据取样信号对存储设备的数据信号进行取样，产生并传送读取数据信号至存储器访问控制器。多工器在单倍数据速率模式下根据输出内部读取使能信号产生取样信号，在双倍数据速率模式下根据来自被驱动的存储设备的数据选通信号产生取样信号。
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公开(公告)号：CN118170709A
公开(公告)日：2024-06-11
申请号：CN202410377317.0
申请日：2024-03-29
申请人： 上海大学
IPC分类号： G06F15/167 , G06F13/16
摘要： 本发明提供一种实现中央处理器与加速器集群直接共享的存储电路，包括串接的第1电路、第2电路和第3电路；第1电路包括依序串接的中央处理器‑外部请求仲裁模块、内存库请求片选模块和中央处理器‑加速器请求仲裁模块，及与中央处理器‑加速器请求仲裁模块连接的加速器请求交叉开关模块；第2电路为多内存库存储器模块；第3电路包括依序串接的中央处理器‑加速器响应仲裁模块、内存库响应片选模块和中央处理器‑外部响应仲裁模块，及与中央处理器‑加速器响应仲裁模块连接的加速器响应交叉开关模块；本发明基于多内存库、单端口存储、固定优先级仲裁、蝴蝶拓扑交叉开关互联和信号多路复用，降低CPU、加速器访问延迟，提高最大访问并行度。
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公开(公告)号：CN118170694A
公开(公告)日：2024-06-11
申请号：CN202410600424.5
申请日：2024-05-15
申请人： 剑博微电子(南京)有限公司
摘要： 本申请涉及存储器技术领域，特别涉及一种存储器的读取方法、装置、设备及介质，本申请通过存储器的内存插槽数量特征信息和内存模块规格特征信息来获取内存容量数据，通过存储器的地址线位数和物理地址位数获取内存地址范围数据，并根据内存地址范围数据计算节点数量，通过地址线位数和物理地址位数可以确定内存地址范围，减少内存访问时的寻址时间，进而可以提高存储器的读取速度，根据存储器的响应时间、内存带宽和内存容量数据计算数据总线位宽数，根据节点数量和数据总线位宽数对存储器进行调节，以提高该存储器的读取速度，通过调整数据总线位宽数以支持节点数量，可以更好地实现并行处理，提高并行处理的效率。
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公开(公告)号：CN118152310A
公开(公告)日：2024-06-07
申请号：CN202410259674.7
申请日：2024-03-07
申请人： 太初(无锡)电子科技有限公司
发明人： 王鹤腾
摘要： 本申请涉及一种基于PCIe AXI bridge写数据存储、搜索及传输处理方法、装置、计算机设备、存储介质和计算机程序产品。所述方法包括：主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。采用本方法减少了PCIe AXI bridge被反压的场景，极大的提升了PCIe系统的带宽的利用率，增强系统的性能；对于用单端口SRAM替代FIFO实现AXI写数据存储实现方案，减少了存储芯片面积资源，同时消除了读写多组FIFO阵列的控制逻辑产生的时序问题。
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