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公开(公告)号：CN118613836A
公开(公告)日：2024-09-06
申请号：CN202280084357.5
申请日：2022-12-20
申请人： 超威半导体公司
发明人： 康斯坦丁·伊戈列维奇·什库尔科 , 迈克尔·曼特
摘要： 一种处理单元[100]采用硬件遍历引擎[115]来遍历加速结构[107]，诸如光线跟踪结构。该硬件遍历引擎包括：一个或多个存储器模块[434,436,438,440]，该一个或多个存储器模块用以存储状态信息和用于结构遍历的其他数据；和控制逻辑[430]，该控制逻辑用以基于所存储的数据并基于所接收的信息来执行遍历过程，该信息指示要用于该遍历过程的该加速结构的源节点。通过采用硬件遍历引擎，该处理单元能够更快速且高效地执行该遍历过程，从而节省处理资源并提高总体处理效率。
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公开(公告)号：CN116018620B
公开(公告)日：2024-09-03
申请号：CN202180053555.0
申请日：2021-08-27
申请人： 超威半导体公司
发明人： 马特乌斯·G·查吉达斯 , 克里斯多夫·J·布伦南
IPC分类号： G06T15/40
摘要： 本文公开了用于执行着色器核心指令以调用深度剔除的系统、设备和方法。着色器核心在完成对应的绘制调用之前执行指令以针对一个或多个实体在深度剔除单元上调用剔除函数。该着色器核心向该深度剔除单元提供模式和坐标作为执行该指令的结果。该深度剔除单元实现剔除函数以访问实时深度缓冲区，从而确定对应于该实体的一个或多个图元是否被遮挡。该剔除单元将有关处理该一个或多个图元的结果的指示返回到该着色器核心。例如，如果该结果指示图元被遮挡，则着色器核心取消对该图元的绘制调用。
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公开(公告)号：CN118556230A
公开(公告)日：2024-08-27
申请号：CN202280085263.X
申请日：2022-12-15
申请人： 超威半导体公司
IPC分类号： G06F12/0802 , G06F9/38 , G06F3/06
摘要： 处理系统[100]在并行处理单元[110]的本地高速缓存[120]处为超过该高速缓存的存储容量的重复数据模式[420]的高速缓存行选择性地分配存储。该处理系统识别具有高速缓存行的重复数据模式，该高速缓存行具有超过该高速缓存的存储容量的重用距离。高速缓存控制器[130]在该高速缓存处仅为该重复数据模式的高速缓存行子集[140]分配存储，并且从该高速缓存中排除该重复数据模式的高速缓存行的剩余部分[415]。通过限制该高速缓存仅存储该重复数据模式的高速缓存行子集，该高速缓存控制器增加了该高速缓存行子集在该高速缓存处的命中率。
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公开(公告)号：CN111656332B
公开(公告)日：2024-08-27
申请号：CN201880088010.1
申请日：2018-09-19
申请人： 超威半导体公司
发明人： 阿米特·P·阿普特 , 加内什·巴拉里斯南 , 维德希亚纳坦·卡利亚纳孙达拉姆 , 凯文·M·莱帕克
IPC分类号： G06F12/0817
摘要： 公开了用于实现推测性探针机制的系统、设备和方法。一种系统至少包括多个处理节点、探针过滤器和一致的从设备。所述一致的从设备包括早期探针高速缓存，以高速缓存对所述探针过滤器的最近查找。所述早期探针高速缓存包括用于存储器的区域的条目，其中区域包括多个高速缓存线。响应于接收到存储器请求，所述一致的从设备执行对所述探针过滤器和所述早期探针高速缓存的并行查找。响应于确定对所述早期探针高速缓存的查找命中将第一处理节点识别为所述存储器请求所针对的第一区域的所有者的第一条目并且响应于确定所述第一条目的置信度指示符大于阈值，将早期探针发送到所述第一处理节点。
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公开(公告)号：CN118511150A
公开(公告)日：2024-08-16
申请号：CN202280086751.2
申请日：2022-12-12
申请人： 超威半导体公司
发明人： 安瓦尔·卡谢穆 , 克雷格·丹尼尔·伊顿 , 普亚·纳杰菲·阿什蒂安
IPC分类号： G06F3/06
摘要： 公开了用于由存储器接口系统的定序器训练与DRAM的接口的方法和系统。所公开的技术包括：调度命令序列，该命令序列包括与一个或多个CSR命令交织的DRAM命令；执行所调度的命令序列，其中这些DRAM命令通过该系统的内部数据路径被发送到该DRAM，并且这些CSR命令被发送到该内部数据路径；以及基于由该DRAM命令执行的数据交换来训练该接口，该训练包括对与该接口相关联的操作参数的调整。
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公开(公告)号：CN118489140A
公开(公告)日：2024-08-13
申请号：CN202280086458.6
申请日：2022-12-15
申请人： 超威半导体公司
发明人： 安瓦尔·卡谢穆 , 克雷格·丹尼尔·伊顿 , 普亚·纳杰菲·阿什蒂安
IPC分类号： G11C11/4076 , G11C11/408 , G11C11/4096
摘要： 公开了用于由存储器接口系统使用动态变化的训练时钟校准与动态随机存取存储器(DRAM)的接口的方法和系统。所公开的技术包括接收具有处于第一脉冲速率的时钟信号的系统时钟。然后，在该接口的训练期间，所公开的技术包括：从处于该第一脉冲速率的该时钟信号生成训练时钟，该训练时钟具有处于第二脉冲速率的时钟信号；以及基于所生成的训练时钟向该DRAM发送包括地址数据的命令信号。
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公开(公告)号：CN118475916A
公开(公告)日：2024-08-09
申请号：CN202280086742.3
申请日：2022-11-18
申请人： 超威半导体公司
发明人： 谢尔盖·布拉戈杜罗夫 , 玛莎布·阿玛德
摘要： 用于管理计算设备中的资源的设备、方法和系统。捕获关于资源使用的信息。基于该信息，生成处理器的资源使用在即将到来的时间期间将超过阈值的预测。基于该预测调整该处理器的操作参数。在一些具体实施中，捕获关于存储器带宽的信息。基于该信息生成预测：第一存储器设备中存储的存储器区域在即将到来的时间段期间将被存储器密集型指令寻址。基于该预测，该存储器区域中存储的数据移动到第二存储器设备。
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公开(公告)号：CN118451502A
公开(公告)日：2024-08-06
申请号：CN202380015586.6
申请日：2023-02-24
申请人： ATI科技无限责任公司 , 超威半导体公司
IPC分类号： G11C5/02 , G11C5/06 , G11C11/408 , G11C11/4096
摘要： 一种存储器封装包括在该存储器封装上以顺时针方向连续布置的第一、第二、第三和第四通道，该第一、第二、第三和第四通道中的每一者具有存取电路和存储器阵列。在第一模式中，第一通道控制对第二通道中的存储器阵列的存取，并且第四通道控制对第三通道中的存储器阵列的存取。
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公开(公告)号：CN118451412A
公开(公告)日：2024-08-06
申请号：CN202280086288.1
申请日：2022-11-23
申请人： 超威半导体公司 , ATI科技无限责任公司
摘要： 公开了用于在图形流水线中实现丢弃引擎的系统、装置和方法。系统包括具有启动着色器的几何引擎的图形流水线，该着色器生成用于基元集合中的每个基元的顶点的属性数据。该属性数据被像素着色器消耗，其中当该像素着色器不再需要该属性数据时，每个像素着色器生成释放消息。丢弃引擎从多个像素着色器收集释放并确定何时不再需要该属性数据。一旦属性块已被所有潜在像素着色器消费者消耗，该丢弃引擎就释放给定属性块。该丢弃引擎向高速缓存发送丢弃命令，使得可以使该属性数据无效并且不将其写回存储器。
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公开(公告)号：CN118435176A
公开(公告)日：2024-08-02
申请号：CN202280074306.4
申请日：2022-11-07
申请人： 超威半导体公司
IPC分类号： G06F12/084
摘要： 根据各种实施方案，用于动态地选择确定处理器核心复合体中的共享高速缓存行的副本是否要存储和保持在该处理器核心复合体的3级(L3)高速缓存中的策略的系统和技术基于一个或多个高速缓存行共享参数或基于计数器，该计数器跟踪该处理器核心复合体中的L3高速缓存未命中以及高速缓存到高速缓存(C2C)传输。共享高速缓存行在处理器核心之间或线程之间共享。通过将该高速缓存行共享参数或该计数器中的任一者与对应的阈值进行比较，设定定义在此类索引处的共享高速缓存行的副本是否要保留在该L3高速缓存中的策略。
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