-
公开(公告)号：CN110999056B
公开(公告)日：2024-10-18
申请号：CN201880054292.3
申请日：2018-08-21
申请人： 超威半导体公司
摘要： 所描述的实施方案包括一种控制具有一组电路的集成电路芯片的电压的设备。所述设备包括与所述集成电路芯片分开的开关电压调节器和在所述集成电路芯片上制造的两个或更多个低压降(LDO)调节器。在操作期间，所述开关电压调节器提供输出电压，所述输出电压由所述两个或多个LDO调节器中的每一个作为输入电压接收，并且所述两个或多个LDO调节器中的每一个提供本地输出电压，每个本地输出电压由所述一组电路中的不同电路子集作为本地输入电压接收。
-
公开(公告)号：CN111406317B
公开(公告)日：2024-10-15
申请号：CN201880075684.8
申请日：2018-09-18
申请人： 超威半导体公司
发明人： 桑杰·丹迪亚 , 格拉德·R·塔尔伯特 , 马赫什·S·哈迪卡
摘要： 一种集成电路组件，包括：集成电路封装基板；以及导电焊盘，所述导电焊盘设置在所述集成电路封装基板的表面上。所述导电焊盘包括导体部分、隔离的导体部分和隔离部分，所述隔离部分设置在所述导体部分与所述隔离的导体部分之间。所述隔离的导体部分可包围所述导体部分的第一侧和所述导体部分的第二侧。所述隔离的导体部分可包围所述导体部分的周边的一部分。所述隔离部分可包括在所述导体部分与所述隔离的导体部分之间的间隙。所述间隙可具有小于接纳结构的互连结构的半径的宽度。
-
公开(公告)号：CN111684425B
公开(公告)日：2024-10-01
申请号：CN201880088582.X
申请日：2018-09-19
申请人： 超威半导体公司
发明人： 维德希亚纳坦·卡利亚纳孙达拉姆 , 凯文·M·莱帕克 , 阿米特·P·阿普特 , 加内什·巴拉里斯南 , 埃里克·克里斯多夫·莫顿 , 伊丽莎白·M·库珀 , 拉温德拉·N·巴尔加瓦
IPC分类号： G06F12/0817
摘要： 公开了用于维持基于区域的高速缓存目录的系统、设备和方法。一种系统包括多个处理节点，其中每个处理节点包括高速缓存子系统。所述系统还包括高速缓存目录，以帮助管理所述系统的不同高速缓存子系统之间的高速缓存一致性。为了减少所述高速缓存目录中条目的数量，所述高速缓存目录基于区域而非基于高速缓存线来跟踪一致性，其中区域包括多条高速缓存线。因此，所述系统包括基于区域的高速缓存目录以跟踪具有高速缓存在所述系统中的任何高速缓存子系统中的至少一条高速缓存线的区域。所述高速缓存目录在每个条目中包括引用计数以跟踪每区域被高速缓存的高速缓存线的总数。如果给定条目的引用计数变为零，则所述高速缓存目录回收所述给定条目。
-
公开(公告)号：CN118715511A
公开(公告)日：2024-09-27
申请号：CN202280081935.X
申请日：2022-12-15
申请人： 超威半导体公司
IPC分类号： G06F12/0875
摘要： 响应于从处理系统[100]的多高速缓存分级结构[104]中的中间级别的高速缓存[140]对第一干净数据块的逐出，高速缓存控制器[150]访问该第一干净数据块的地址[205]。该控制器使用所访问的地址发起从系统存储器[116]中将该第一干净数据块找取到末级高速缓存[144]中。
-
公开(公告)号：CN118696297A
公开(公告)日：2024-09-24
申请号：CN202380021803.2
申请日：2023-02-13
申请人： 超威半导体公司
发明人： 切塔纳·N·凯尔特谢尔 , 阿洛克·加格 , 保罗·S·凯尔特谢尔
摘要： 描述了加载依赖分支预测。根据所描述的技术，通过识别加载指令的目的地位置被用于确定条件分支是否被采用的操作中来检测加载依赖分支指令。该加载指令包括在具有由步长分隔的地址的加载指令序列中。在处理器的指令流中注入指令，以用于使用偏移了基于该步长的距离的该加载指令的地址来取出未来加载指令的数据。在该处理器的该指令流中注入附加指令，以用于使用基于该操作的地址和该未来加载指令的该数据计算的地址来预计算加载依赖分支的结果。
-
公开(公告)号：CN117242522B
公开(公告)日：2024-09-20
申请号：CN202280032374.4
申请日：2022-05-05
申请人： 超威半导体公司
IPC分类号： G11C11/413 , G11C11/412
摘要： 本发明公开了一种静态随机存取存储器(SRAM)，该SRAM包括形成在混合标准单元架构中的第一行快单元中的快SRAM位单元和快多路复用器电路。慢SRAM位单元和慢多路复用器电路形成在第二行慢单元中。该慢多路复用器电路为该快SRAM位单元提供列输出，并且该快多路复用器电路为该慢SRAM位单元提供列输出。因此，一个SRAM列具有快位单元和慢多路复用器级，而相邻SRAM列具有慢位单元和快多路复用器级，从而在读取该SRAM时提供改进的性能平衡。
-
公开(公告)号：CN111602124B
公开(公告)日：2024-09-20
申请号：CN201880086468.3
申请日：2018-12-21
申请人： 超威半导体公司
发明人： 努万·贾亚塞纳 , 迈克尔·伊格纳托斯基
摘要： 本文描述一种使用近存储器和存储器内硬化逻辑块的可配置计算系统。所述硬化逻辑块被并入到存储器模块中。所述存储器模块包括接口或通信逻辑以在所述可配置计算基板与所述存储器模块之间通信。在一个实现方式中，所述存储器模块可包括管芯上存储器或其他形式的非可配置逻辑以实现对各种操作的更有效处理。在另一实现方式中，所述存储器模块可包括可配置计算基板逻辑结构的一部分以实现对各种操作的更有效处理。在另一实现方式中，所述存储器模块可包括管芯上存储器和可配置计算基板逻辑结构的一部分以实现对各种操作的更有效处理。
-
公开(公告)号：CN107977192B
公开(公告)日：2024-09-13
申请号：CN201610918142.5
申请日：2016-10-21
申请人： 超威半导体公司
IPC分类号： G06F7/544 , G06F1/3237
摘要： 本公开涉及一种用于在多个算术逻辑单元(ALU)中执行多精度计算的方法和设备，其包括使第一单指令/多数据(SIMD)块通道装置与第二SIMD块通道装置配对以产生在所述第一与第二通道装置之间具有单层级交错的第一块对。使第三SIMD块通道装置与第四SIMD块通道装置配对以产生在所述第三与第四通道装置之间具有单层级交错的第二块对。在所述第一块对和所述第二块对处接收多个源输入。所述第一块对计算第一结果，且所述第二块对计算第二结果。
-
公开(公告)号：CN118613836A
公开(公告)日：2024-09-06
申请号：CN202280084357.5
申请日：2022-12-20
申请人： 超威半导体公司
发明人： 康斯坦丁·伊戈列维奇·什库尔科 , 迈克尔·曼特
摘要： 一种处理单元[100]采用硬件遍历引擎[115]来遍历加速结构[107]，诸如光线跟踪结构。该硬件遍历引擎包括：一个或多个存储器模块[434,436,438,440]，该一个或多个存储器模块用以存储状态信息和用于结构遍历的其他数据；和控制逻辑[430]，该控制逻辑用以基于所存储的数据并基于所接收的信息来执行遍历过程，该信息指示要用于该遍历过程的该加速结构的源节点。通过采用硬件遍历引擎，该处理单元能够更快速且高效地执行该遍历过程，从而节省处理资源并提高总体处理效率。
-
公开(公告)号：CN116018620B
公开(公告)日：2024-09-03
申请号：CN202180053555.0
申请日：2021-08-27
申请人： 超威半导体公司
发明人： 马特乌斯·G·查吉达斯 , 克里斯多夫·J·布伦南
IPC分类号： G06T15/40
摘要： 本文公开了用于执行着色器核心指令以调用深度剔除的系统、设备和方法。着色器核心在完成对应的绘制调用之前执行指令以针对一个或多个实体在深度剔除单元上调用剔除函数。该着色器核心向该深度剔除单元提供模式和坐标作为执行该指令的结果。该深度剔除单元实现剔除函数以访问实时深度缓冲区，从而确定对应于该实体的一个或多个图元是否被遮挡。该剔除单元将有关处理该一个或多个图元的结果的指示返回到该着色器核心。例如，如果该结果指示图元被遮挡，则着色器核心取消对该图元的绘制调用。
-
-
-
-
-
-
-
-
-
搜索结果
1100 条记录 (耗时 0.048 秒)
