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公开(公告)号：CN101739358B
公开(公告)日：2012-07-04
申请号：CN200910264393.6
申请日：2009-12-21
Applicant: 东南大学
CPC classification number: Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 本发明公开了一种利用虚存机制对片上异构存储资源动态分配的方法，采用时隙分析方法，对高频率引起数据Cache冲突的数据段(包括全局数据、堆栈数据、堆数据以及常量池数据)的时间和空间分布进行分析，继而由该分布得到数据Cache的时隙冲突图，并对其进行数学抽象。根据能耗目标函数、性能目标函数，利用整数非线性规划的方法选出需要优化的程序部分，并利用时钟中断，将其动态重映射到片上数据SPM(Scratch-pad Memory，便签存储器)存储器中，由此可以避免因数据Cache冲突引起的额外访存。本发明方法对片上异构存储的充分利用，可以降低系统能耗，提升系统性能。
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公开(公告)号：CN101078944A
公开(公告)日：2007-11-28
申请号：CN200710022265.1
申请日：2007-05-11
Applicant: 东南大学
IPC: G06F1/08 , H03K5/1252
Abstract: 一种时钟切换电路，尤其是涉及一种无毛刺时钟切换电路。包括有数据选择器、级联的三级同步电路、延时电路和门控电路，数据选择器切换输入的时钟信号产生有毛刺的时钟信号，三级同步电路同步于数据选择器输出的时钟信号，第一级同步电路和第三级同步电路的输出信号在门控电路中进行异或，用于屏蔽时钟信号切换后产生的毛刺，延时电路使时钟信号延时，避免时钟信号边沿与同步电路输出的电平同时翻转，从而产生新的毛刺，本发明时钟切换电路用于具有多路时钟信号的系统中，实现时钟的无毛刺切换。
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公开(公告)号：CN108509723A
公开(公告)日：2018-09-07
申请号：CN201810283273.X
申请日：2018-04-02
Applicant: 东南大学
Abstract: 本发明公开了一种基于人工神经网络的LRU Cache预取机制性能收益评估方法，选取神经网络训练参数拟合预取机制引入前的访存堆栈距离分布与预取机制引入后的Cache访问缺失次数，构建神经网络模型；计算目标程序的目标堆栈距离分布；将计算得到的目标堆栈距离分布导入构建的神经网络模型，预测不同目标程序在当前预取机制下的Cache访问缺失次数；利用堆栈距离分布计算预取机制引入前的Cache访问缺失次数，将预测的当前预取机制下的Cache访问缺失次数与预取机制引入前的Cache访问缺失次数进行对比，评估预取机制性能收益。可大幅提升Cache预取机制性能收益的预测速度。
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公开(公告)号：CN105653790A
公开(公告)日：2016-06-08
申请号：CN201511018113.5
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: G06F17/5036 , G06N3/08
Abstract: 本发明公开了一种基于人工神经网络的乱序处理器Cache访存性能评估方法，访存指令乱序执行，使得利用二进制执行工具提取的堆栈距离分布在预测LRU-Cache访存行为时精度不高。本发明将红黑树与哈希表结合，设计基于Cache组关联结构的堆栈距离提取算法，并分别计算访存顺序与乱序执行的堆栈距离分布。利用BP神经网络拟合访存顺序执行的堆栈距离分布与访存缺失次数。将基于二进制执行工具提取的堆栈距离分布导入训练好的神经网络中，可高精度地预测Cache访存行为。本发明采用人工神经网络，有效地解决了利用二进制执行工具提取的堆栈距离分布在预测Cache访存行为上精度不高的问题。
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公开(公告)号：CN103150216A
公开(公告)日：2013-06-12
申请号：CN201310062166.1
申请日：2013-02-27
Applicant: 东南大学
IPC: G06F9/50
Abstract: 本发明公开了一种SoC集成的多端口DDR2/3调度器及调度方法，该调度器在传统调度器的输入端串联了调度IP核，在传统调度器的输出端串联了状态机IP核，其中调度IP核又包括端口查找表和改进型调度器。通过动态查询端口查找表中每个端口的访存类型，将延时敏感型、带宽敏感型和期限敏感型访存要求按照相应的调度策略进行调度，然后由传统调度器和状态机IP核做二次命令排队，最终生成发送给DRAM芯片的命令队列。满足了LCD控制器等期限敏感型设备需求，同时有效降低了延时敏感型设备的平均响应时间，并提升了带宽敏感型设备的有效带宽利用率，最终提升了系统整体的QoS。
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Patent Agency Ranking
公开(公告)号：CN103092618A
公开(公告)日：2013-05-08
申请号：CN201310014291.5
申请日：2013-01-15
Applicant: 东南大学
Abstract: 本发明公开了一种基于软件Cache的Dalvik虚拟机JIT加速方法。所述发明的技术方案是：首先，在Dalvik虚拟机中构建软件Cache，软件Cache采用两路组相联结构，加入在本地代码哈希表之前；其次，通过字节码地址查找本地代码时，先在软件Cache中查找，如果找到则直接访问本地代码，如果未找到，则查找本地代码哈希表，如果在本地代码哈希表中，查找到了本地代码，则选择并填写软件Cache行中的内容，如果未找到，则唤醒编译线程，编译这段字节码至本地代码，同时更新本地代码哈希表和软件Cache中的相应行。所述发明通过减小Dalvik虚拟机中使用复杂Hash算法查找本地代码哈希表的次数，降低了查找本地代码哈希表带来的系统开销，从而提高了整个Andorid系统的性能。
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公开(公告)号：CN101763316B
公开(公告)日：2011-06-29
申请号：CN200910264520.2
申请日：2009-12-25
Applicant: 东南大学
IPC: G06F12/08
CPC classification number: Y02D10/13
Abstract: 本发明公开了一种基于虚存机制对指令片上异构存储资源动态分配的方法，充分利用指令片上存储资源，包括指令Cache和指令SPM。本发明采用时隙分析方法，对高频率引起指令Cache命中和缺失的时间和空间分布进行分析，得到指令Cache的时隙访问图，并对其进行数学抽象。根据能耗目标函数、性能目标函数，利用整数非线性规划的方法选出不同时隙中需要优化的程序指令部分，利用时钟模块对不同的程序阶段进行划分，在时钟中断时，使用指令SPM控制器，将有优化价值的指令页动态重映射到片上指令SPM存储器中，由此可以避免因指令Cache冲突引起的额外访存，同时由Cache和SPM的单次访问能耗差获得能耗收益。本发明方法对指令片上异构存储的充分利用，可以降低系统能耗，提升系统性能。
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公开(公告)号：CN101144857B
公开(公告)日：2011-05-18
申请号：CN200710133933.8
申请日：2007-10-16
Applicant: 东南大学
Abstract: 本发明提出了一种二级数字下变频的低功耗GPS接收机结构，在传统接收机接收通道之前引入预下变频电路，该电路将GPS信号搬移到近似零频处，并将其转化为正交信号；下变频之后的GPS数字信号通过抽取减小采样频率和采样数据，并且提供给后续的GPS接收通道，后续的GPS接收通道不采样CLKH，而是由预下变频电路产生的CLKL驱动；接收通道与传统接收器中的接收通道结构完全一致，只是驱动时钟为CLKL。通过预下变频将1-5MHz左右的中频信号下变频到近似零中频，抽取并将GPS数字信号的采样频率降低，从而达到降低GPS跟踪功耗的目的。
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公开(公告)号：CN101078944B
公开(公告)日：2010-05-26
申请号：CN200710022265.1
申请日：2007-05-11
Applicant: 东南大学
IPC: G06F1/08 , H03K5/1252
Abstract: 一种时钟切换电路，尤其是涉及一种无毛刺时钟切换电路。包括有数据选择器、级联的三级同步电路、延时电路和门控电路，数据选择器切换输入的时钟信号产生有毛刺的时钟信号，三级同步电路同步于数据选择器输出的时钟信号，第一级同步电路和第三级同步电路的输出信号在门控电路中进行异或，用于屏蔽时钟信号切换后产生的毛刺，延时电路使时钟信号延时，避免时钟信号边沿与同步电路输出的电平同时翻转，从而产生新的毛刺，本发明时钟切换电路用于具有多路时钟信号的系统中，实现时钟的无毛刺切换。
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公开(公告)号：CN101635168A
公开(公告)日：2010-01-27
申请号：CN200910183606.2
申请日：2009-08-12
Applicant: 东南大学
IPC: G11C11/40
Abstract: 一种亚阈值存储单元阵列容量和密度的增强电路，由第一、第二增强晶体管、第一、第二屏蔽传输门，以及第一、第二逻辑存储电容组成，第一增强晶体管的源端与第二增强晶体管的源端连接并接电源电压，第一增强晶体管的漏端与第一屏蔽传输门的输入/输出端连接并作为位线端，第二增强晶体管的漏端与第二屏蔽传输门的输入/输出端连接并作为位线的非端，第一增强晶体管的体端与栅端相连，第一增强晶体管的栅端与第一逻辑存储电容的一端连接并与第一屏蔽传输门的输出/输入端连接，另一端接地，增强晶体管的体端与栅端相连，第二增强晶体管的栅端与第二逻辑存储电容的一端连接并与第二屏蔽传输门的输出/输入端连接，第二逻辑存储电容的另一端接地。
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