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公开(公告)号：CN102572430B
公开(公告)日：2014-04-16
申请号：CN201110449293.8
申请日：2011-12-29
Applicant: 东南大学
IPC: H04N19/117
Abstract: 一种基于可重构技术的H.264去块滤波算法的实现方法，针对H.264解码算法中的去块滤波算法，对去块滤波算法进行软硬件划分和并行性分析，以确定整个算法实现的数据流通路和控制流通路；然后将算法优化，进行源码转换，使其转换成能够由可重构阵列来实现的形式；最后将算法转换成数据流图的形式，生成RPU的配置信息，完成映射。本发明去除变换及量化给图像带来的方块效应，使得块边缘光滑，提高视觉效果，同时滤波后的宏块用于帧间预测和运动补偿可以得到更小的残差数据，适合大量并行性计算任务的优势，可应用于粗粒度可重构处理器系统中。
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公开(公告)号：CN103646219A
公开(公告)日：2014-03-19
申请号：CN201310633020.8
申请日：2013-11-29
Applicant: 东南大学
Abstract: 本发明公开了一种基于神经网络功耗预测的功耗补偿抗攻击电路及控制方法，所述电路由实现加解密算法功能的加解密模块、功耗补偿电路和神经网络预测模块构成，所述方法采用具有自适应学习能力的神经网络算法构建功耗预测模型，对密码电路工作时进行功耗预测，并建立可配置的功耗补偿电路，根据功耗预测结果控制补偿电路进行相应的功能配置，使整体电路的功耗趋于恒定值，该值不随密钥和所处理数据的改变而改变，使攻击者无从获取与密钥信息的相关性，因而可以有效抵御功耗攻击。
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公开(公告)号：CN102053947A
公开(公告)日：2011-05-11
申请号：CN201110000263.9
申请日：2011-01-04
Applicant: 东南大学
Abstract: 本发明提供了一种全球定位系统基带算法可重构实现的方法，其特征在于：该方法用于可重构系统，该可重构系统包括：主处理器，作为协处理器的可重构阵列，直接存储器读取控制器模块、中断控制器模块、外部存储器、总线；可重构阵列、直接存储器读取控制器模块、中断控制器模块和外部存储器通过总线与主处理器相连；其中，可重构阵列是一个8×8的运算单元阵列，完成算法的加速。本发明解决了跟踪通道如何完成1ms的实时跟踪、捕获和跟踪如何合理地分配资源、跟踪环路和相关运算的并行处理以及相关运算、跟踪环路和捕获如何自由地切换等问题，完成全球定位系统基带算法的可重构。
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公开(公告)号：CN100428161C
公开(公告)日：2008-10-22
申请号：CN200710022370.5
申请日：2007-05-15
Applicant: 东南大学
IPC: G06F9/445
Abstract: 嵌入式微处理器的存储子系统内存自动布局方法是一种应用于系统芯片设计中的嵌入式微处理器的存储子系统内存自动布局方法，其步骤如下：将外部ARMCC工具链生成的二进制目标程序放入片外同步动态随机存储器中运行，得到运行过程中嵌入式微处理器的访问记录；根据链接信息和前一步骤生成的访问记录，把所述的二进制目标程序划分成一系列数据节点和指令节点，并生成表示节点间优先级关系的关系矩阵；按照优先级高低选择放入片上静态随机存储器上运行的节点，得到选中节点列表；根据所述的选中节点列表，得到新的二进制目标程序；将新的二进制目标程序中和所述选中节点列表中的节点对应的部分放入片上静态随机存储器中运行。
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公开(公告)号：CN101051276A
公开(公告)日：2007-10-10
申请号：CN200710022370.5
申请日：2007-05-15
Applicant: 东南大学
IPC: G06F9/445
Abstract: 嵌入式微处理器的存储子系统内存自动布局方法是一种应用于系统芯片设计中的嵌入式微处理器的存储子系统内存自动布局方法，其步骤如下：将外部ARMCC工具链生成的二进制目标程序放入片外同步动态随机存储器中运行，得到运行过程中嵌入式微处理器的访问记录；根据链接信息和前一步骤生成的访问记录，把所述的二进制目标程序划分成一系列数据节点和指令节点，并生成表示节点间优先级关系的关系矩阵；按照优先级高低选择放入片上静态随机存储器上运行的节点，得到选中节点列表；根据所述的选中节点列表，得到新的二进制目标程序；将新的二进制目标程序中和所述选中节点列表中的节点对应的部分放入片上静态随机存储器中运行。
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Patent Agency Ranking
公开(公告)号：CN112257378B
公开(公告)日：2024-03-26
申请号：CN202011184388.7
申请日：2020-10-30
Applicant: 东南大学
IPC: G06F30/396
Abstract: 本发明一种针对近阈值的鲁棒时钟树综合算法实现方法，包括如下步骤：步骤1，采用自顶向下的综合算法生成对称时钟树初始拓扑；步骤2，在已经生成的拓扑结构基础上完成缓冲器插入，把时钟偏差波动的近似估计模型应用于多种缓冲器尺寸的缓冲器插入过程，此过程以优化时钟偏差波动为目标，优化过程基于遗传算法实现。本发明的一种针对近阈值的鲁棒时钟树综合算法实现方法，本发明的时钟树综合算法把对称时钟树作为初始拓扑应用在近阈值下，保证了时钟树具有很小的时钟偏差。在缓冲器插入阶段，实现了面向缓冲器库的缓冲器插入算法，该过程实现从缓冲器库中选择最优的缓冲器插入策略，使得时钟树时钟偏差波动尽可能小。
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公开(公告)号：CN108183860B
公开(公告)日：2021-04-13
申请号：CN201810052222.6
申请日：2018-01-19
Applicant: 东南大学
IPC: H04L12/721 , H04L12/727 , H04L12/729 , H04L12/933 , G06N3/00
Abstract: 本发明公开了一种基于粒子群算法的二维片上网络自适应路由方法，在网络中将源节点到目的节点的路径编码为粒子，将所有可能的路径编码作为粒子的搜索空间，每个粒子有位置和速度两个属性；路由开始时，源节点向目的节点按照确定性路由进行数据传输，选择N条有效路径作为初始种群粒子；粒子群算法迭代时，每个粒子的适应度值由该粒子所包含路径节点的延迟和节点的数据吞吐量决定，找出当前粒子种群中适应度最好的值，同时记录各粒子的历史最好适应度值，更新各粒子的位置和速度变量；迭代完成后，历史最好适应度值的粒子的位置即为最优的路由路径。该方法可以动态的调节数据包在网络中的传输路径，在降低网络延迟的同时使得整个网络负载均衡。
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公开(公告)号：CN107301270A
公开(公告)日：2017-10-27
申请号：CN201710366884.6
申请日：2017-05-23
Applicant: 东南大学
IPC: G06F17/50
CPC classification number: G06F17/5031
Abstract: 本发明公开了一种DDR存储系统访存延时的解析建模方法，包括：分析DDR存储系统访存服务流程，将访存延时分为DDR存储控制器延时和存储器延时；将存储系统抽象为M/D/1排队模型，基于排队模型对访存请求的排队延时进行建模，将访存请求的排队延时近似为DDR存储控制器延时；根据访存请求的访存模态，对访存请求的存储器服务时间进行分类，根据行缓冲是否命中的访存模态和DDR时序约束，对DDR存储器延时进行解析建模；将DDR存储控制器延时模型和DDR存储器延时模型叠加，得到访存延时的解析模型。分析访存请求服务流程，引入排队论和访存请求的访存模态评估访存延时性能，在确保模型精确性的基础上减少评估时间。
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公开(公告)号：CN102201802A
公开(公告)日：2011-09-28
申请号：CN201110074887.5
申请日：2011-03-28
Applicant: 东南大学
IPC: H03K5/00 , H03K5/1252
Abstract: 一种防毛刺时钟选择器的时序优化方法及其电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于：用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门，保证了时钟信号的上升时间和下降时间匹配。
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公开(公告)号：CN100595738C
公开(公告)日：2010-03-24
申请号：CN200810156535.2
申请日：2008-09-28
Applicant: 东南大学
IPC: G06F12/08
Abstract: 一种面向嵌入式应用的软件可控Cache的实现方法，基于传统的嵌入式Cache结构，增加了一个Cache控制器，用于实现如下的三种操作：访问开销代价大且生命期均匀分布的数据，在Cache中保留副本；造成Cache预取时间局部性下降的数据，由处理器直接与外存通信；某一时刻被频繁访问的数据，在其有效生命期内，优先停留在Cache中。其步骤如下：在关闭Cache缓存功能的条件下运行应用程序，得到访问记录；根据访问记录，选取标记数据块；根据标记数据块的特点，生成标记信息表的内容，加载到Cache控制器中，控制Cache的操作过程。其中，标记信息表的内容可以在系统运行过程中为软件动态地配置。
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