-
公开(公告)号：CN106951587A
公开(公告)日：2017-07-14
申请号：CN201710081184.2
申请日：2017-02-15
Applicant: 芯启源(南京)半导体科技有限公司
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/5031
Abstract: 本发明所提供的FPGA调试系统及方法，通过将FPGA写入的调试信号信息读取至容量较大且接口带宽亦足够的片外存储单元加以存储，在保持调试信号数量足够的前提下，将调试信号观测时间的大幅提升，由此就可以避免现有调试方式不可避免的反复挑选调试信号和反复尝试触发时机的问题，也就避免了为了调试需要反复进行非常耗时的FPGA实现流程，大大提高FPGA的调试效率。并且能够解决现有调试技术无法诊断大时间跨度异常的难题。
-
公开(公告)号：CN106570212A
公开(公告)日：2017-04-19
申请号：CN201610887556.6
申请日：2016-10-11
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F17/5031 , G06F17/505 , G06F2217/10 , G06F2217/84 , H04L41/145 , G06F17/5068 , G06F17/5072
Abstract: 提供一种基于随机电报信号噪声的电路设计方法和仿真方法。一种仿真方法包括：接收描述多个装置的网表；通过使用分别与所述多个装置对应的随机电报信号(RTS)噪声因子的值，来执行算术运算；基于算术运算的结果，来生成与所述多个装置中的每个装置对应的RTS模型；生成反映RTS模型的网表。
-
公开(公告)号：CN105359149A
公开(公告)日：2016-02-24
申请号：CN201480009597.4
申请日：2014-03-21
Applicant: 美商新思科技有限公司
CPC classification number: G06F17/5077 , G06F17/5031 , G06F17/505 , G06F2217/62 , G06F2217/84
Abstract: 描述了双重结构的时钟树综合(CTS)。一些实施例可以构建上级时钟树的集合，其中每个上级时钟树的每个时钟叶是下级时钟树的根。每个上级时钟树可以被优化以降低片上变异和/或对角变异对于时钟偏差的影响。接下来，针对每个上级时钟树的每个时钟叶，实施例可以构建下级时钟树，以从上级时钟树的时钟叶向时钟宿端的集合分发时钟信号。下级时钟树可以被优化以降低延时、功耗和/或面积。
-
公开(公告)号：CN105190757A
公开(公告)日：2015-12-23
申请号：CN201480014106.5
申请日：2014-03-12
Applicant: 高通股份有限公司
IPC: G11C11/4076 , G06F17/50 , H01L27/108
CPC classification number: G11C7/22 , G06F3/061 , G06F3/0611 , G06F3/0629 , G06F12/00 , G06F17/5031 , G11C11/4076 , G11C29/023 , G11C29/50012 , G11C2029/0409 , G11C2207/2254
Abstract: 一种特定方法包括在存储器设备处从处理器接收第一存储器访问请求。该方法还包括基于存储器设备的定时参数来处理第一存储器访问请求。该方法进一步包括在存储器设备处从处理器接收第二存储器访问请求。该方法还包括基于由第一存储器访问请求和第二存储器访问请求所标识的地址来修改存储器设备的定时参数以产生经修改定时参数。该方法进一步包括基于经修改定时参数来处理第二存储器访问请求。
-
公开(公告)号：CN104699883A
公开(公告)日：2015-06-10
申请号：CN201410683289.1
申请日：2014-11-24
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5022 , G06F8/427 , G06F8/443 , G06F17/5031 , G06F17/5045 , G06F17/5059 , G06F2217/06 , G06F2217/62 , G06F2217/84
Abstract: 本公开的实施方式涉及采用紧凑多波形表示的电路设计评估。一种设计工具可以实施基于相位代数的设计评估以采用大量波形的紧凑表示有效地评估电路设计，而无需对各个波形进行仿真。替代各个波形，基于相位代数的设计评估利用了波形的群组或集合的紧凑表示。基于相位代数的评估基于说明信号随时间变化的包括转换和毛刺的各个状态的函数的设计集合之间关系来构造波形集合的表示。在本文中称作M函数的存储转换函数指示了相对于时间的信号转换。
-
Patent Agency Ranking
公开(公告)号：CN104615477A
公开(公告)日：2015-05-13
申请号：CN201410602559.1
申请日：2014-10-31
Applicant: 国际商业机器公司
CPC classification number: G06F17/5031 , G01R31/318519 , G06F17/5018
Abstract: 如此处描述的那样，一种工具记录系统中所有非确定性源的日志(或踪迹)。在多数情况下，只需记录系统所有入口和出口点上的全部转换和确切时间戳便足够了。使用此信息，可通过仿真重建硬件系统的周期精确级执行。与允许监视设计中少量信号的CHIPSCOPE和SIGNALTAP不同，此工具提供对整个系统的可见性。
-
公开(公告)号：CN104603784A
公开(公告)日：2015-05-06
申请号：CN201380046636.3
申请日：2013-07-18
Applicant: 犹他大学研究基金会
Inventor： 肯尼斯·S·史蒂文斯
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/5022 , G06F17/505 , G06F17/5059 , G06F2217/84
Abstract: 公开了使得能够使用钟控电子设计自动化(EDA)的相对定时表征的技术。在示例中，一种方法能够包括EDA工具，该EDA工具识别电路模型中的单元在离散点(pod)事件与两个汇聚点(poc)事件之间的相对定时约束(RTC)，其中，所述两个poc事件包括第一poc事件(poc0)和第二poc事件(poc1)。所述EDA工具能够对于所述pod事件与所述第一poc事件之间的第一poc事件路径生成最大目标延迟。所述EDA工具能够对于所述pod事件与所述第二poc事件之间的第二poc事件路径生成最小目标延迟。所述EDA工具然后能够使用所述最大目标延迟和所述最小目标延迟来优化所述电路模型。
-
公开(公告)号：CN102467582B
公开(公告)日：2014-08-13
申请号：CN201010532083.0
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5031 , G06F2217/84
Abstract: 本发明公开了一种集成电路设计中优化连线约束的方法和系统，其中方法包括：对于连线中的至少一个子连线，确定该子连线的目标时序路径；计算确定的该子连线的目标时序路径上的TP参数和RP参数，其中，TP参数为该子连线所在的目标时序路径上时序收敛的可能性，RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性；获得集成电路设计工具为该子连线设置的当前连线约束；以及根据在TP参数和RP参数组成的二维空间中，子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略，调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。
-
公开(公告)号：CN103207930A
公开(公告)日：2013-07-17
申请号：CN201310014808.0
申请日：2013-01-16
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/5045 , G06F2217/84 , H01L27/0207
Abstract: 在设计包括施加体偏置的无抽头标准单元的片上系统的方法中，调整慢角时序参数，以通过反映正向体偏置来增加片上系统的运行速度分布的慢角，以及调整快角时序参数，以通过反映反向体偏置来减小片上系统的运行速度分布的快角。基于对应于增加的慢角的调整的慢角时序参数和对应于减小的快角的调整的快角时序参数来实现包括无抽头标准单元的片上系统。慢角时序参数对应于片上系统的运行速度设计窗口的最小值，并且快角时序参数对应于片上系统的运行速度设计窗口的最大值。
-
公开(公告)号：CN101887469B
公开(公告)日：2013-03-13
申请号：CN200910253458.7
申请日：2009-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5031 , G06F17/5036 , G06F17/5077 , G06F2217/84
Abstract: 本发明提供设计集成电路(IC)的方法及使用该方法的计算机系统，包括：进行IC设计的布局(placing)，其中IC设计包括第一元件、第二元件，以及路径耦接第一和第二元件；进行IC设计的布线(routing)；取得关于一路径的电阻数据和电容值数据的至少一个；取得关于路径的时序数据；使用电阻数据、电容值数据与时序数据的至少一个，用以决定路径的关键尺寸变化；以及修正IC设计，其中修正的步骤包括进行路径的关键尺寸变化。本发明能够降低20％的功率需求，并且增加5-10％的执行效能。另一潜在优点是提供一种额外的因素予IC设计者，使IC设计者通过该因素调整IC以符合设定时序需求和/或保持时序需求。
-
-
-
-
-
-
-
-
-
Search Results
137
records
(took 0.017 seconds)
