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公开(公告)号：CN109273585A
公开(公告)日：2019-01-25
申请号：CN201810985974.8
申请日：2018-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L39/24
CPC classification number: H01L39/2493
Abstract: 本发明提供一种薄膜沉积方法及约瑟夫森结制备方法。薄膜沉积方法包括步骤：1）提供一衬底；2）在第一沉积条件下于衬底表面沉积具有第一应力的第一超导薄膜层；3）在第二沉积条件下于第一超导薄膜层表面沉积具有第二应力的第二超导薄膜层，第一超导薄膜层和第二超导薄膜层的厚度和材质相同，第一应力与第二应力方向相反。本发明通过分步沉积方法沉积薄膜，使得最终制备的薄膜同时在应力和粗糙度上都满足要求，提高超导电路器件的性能及其稳定性。采用本发明的约瑟夫森结制备方法制备出的约瑟夫森结，能有效避免漏电流产生，提高约瑟夫森结的性能。
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公开(公告)号：CN105633268A
公开(公告)日：2016-06-01
申请号：CN201511028259.8
申请日：2015-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L39/2493 , H01L39/025 , H01L39/223
Abstract: 本发明提供一种超导电路结构及其制备方法，包括：1）提供衬底，在衬底表面对应于后续要形成约瑟夫森结的位置形成应力图案结构，应力图案结构的尺寸大于约瑟夫森结的尺寸；2）在衬底表面依次形成第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；3）刻蚀三层薄膜结构以形成底电极及约瑟夫森结；4）在步骤3）得到的结构表面形成第二绝缘材料层，并在第二绝缘材料层对应于约瑟夫森结的位置形成第一开口；5）沉积第三超导材料层，并刻蚀第三超导材料层形成配线层。通过在约瑟夫森结下方形成尺寸比约瑟夫森结尺寸大的应力图案结构，有利于约瑟夫森结中应力的有效释放，从而解决了漏电流，提高了超导电路结构的性能及稳定性。
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公开(公告)号：CN103871976A
公开(公告)日：2014-06-18
申请号：CN201410095131.2
申请日：2014-03-14
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种经改进的高温SQUID的封装结构及方法，其特征在于所述改进的封装结构是在底板（2）上放置中间层（4），将顶层盖板（1）放置于中间层（4）的上面；所述的中间层由内壁和外壁两部分构成，内壁和外壁之间形成一个槽形结构，槽形结构与顶层盖板和底板密封封闭在一起。在内壁上制作有均匀的小孔，中间层的内壁和外壁之间的槽形结构通过内壁的小孔的孔洞与器件封装的空间相通。槽形结构的内部填充活性吸附物质。由于中间层增加了槽形结构，虽对高温SQUID器封装器件体积影响不大，但与现有没有填充活性吸附物质的封装结构相比，显示出降低水分与芯片接触几率方面有很大优势，延长了HTS？SQUID器件的使用寿命。
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公开(公告)号：CN119789773A
公开(公告)日：2025-04-08
申请号：CN202411893081.2
申请日：2024-12-20
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种多逻辑层超导集成电路及其制备方法，该电路包含衬底、n层逻辑层和n层电流偏置层，每个逻辑层均包含用于存储和/或逻辑运算的约瑟夫森结，且n取值相同的电流偏置层与逻辑层电连接，以通过电流偏置层为对应设置的逻辑层提供偏置电流。本发明的多逻辑层超导集成电路沿竖向设置，通过通孔进行垂直信号连接，可实现更高的集成度和缩短信号路径，减少延迟；进一步的，接地层的设置还可有效屏蔽电磁干扰，提升电路的性能和可靠性。因此，本发明提供了一种高效集成且性能优越的多逻辑层超导集成电路。
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公开(公告)号：CN118695770A
公开(公告)日：2024-09-24
申请号：CN202310273335.X
申请日：2023-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种约瑟夫森隧道结及其制备方法，制备方法包括：于衬底层上图形化叠层结结构得到结区和底电极，于叠层结结构上设置初始绝缘层，平坦化初始绝缘层，形成结接触孔和电极接触孔，并形成引线层。本发明通过平坦化初始绝缘层，有效避免了结区上方接触孔对结尺寸的限制，从而可以实现亚微米级的约瑟夫森隧道结；同时利用势垒保护层的引入，减弱了高临界电流密度的约瑟夫森隧道结中的层间扩散及溅射对势垒层的破坏，从而提高了器件成品率；另外，在平坦化初始绝缘层时，配合图形化同时形成结区、底电极和填充图形，保证了片上图形密度的高度均匀性。
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Patent Agency Ranking
公开(公告)号：CN111463342B
公开(公告)日：2022-03-25
申请号：CN202010222784.8
申请日：2020-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请提供一种纳米超导量子干涉器件及其制备方法，该纳米超导量子干涉器件包括：自下而上形成于衬底上的第一电极、纳米侧壁结构以及第二电极；其中，纳米侧壁结构包括竖直于所述第一电极和所述第二电极之间的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁的两端分别连接所述第一电极和所述第二电极，形成两个并联的纳米桥结。本申请的纳米超导量子干涉器件通过原子在刻蚀过程中的再沉积原理，形成竖直于衬底的纳米侧壁结构，以形成竖直于衬底的超导环，具有尺寸小、可阵列化、可大规模集成等优点。
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公开(公告)号：CN113447795A
公开(公告)日：2021-09-28
申请号：CN202110716594.6
申请日：2021-06-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导单磁通量子电路的测试系统及方法，包括：至少两部分待测电路，及与各待测电路一一对应的偏置参考电路；各待测电路依次连接，后级待测电路的输入端连接前级待测电路的输出端；各待测电路与对应的偏置参考电路接收同一偏置信号，通过所述偏置参考电路的输出信号调整对应偏置信号。本发明的超导单磁通量子电路的测试系统及方法单输入单输出，测试较为快捷方便，且有一定的复杂度，比较容易测出偏置信号但又不至于使得偏置信号的工作范围太大而没有参考意义；本发明为大规模电路的测试的偏置调节提供了参考，能极大地提高测试效率。
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公开(公告)号：CN113098435A
公开(公告)日：2021-07-09
申请号：CN202110367341.2
申请日：2021-04-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03H9/72 , G01R31/3181
Abstract: 本发明提供一种超导高频降频模块和方法，接收高频时钟信号，将所述高频时钟信号转换成降频时钟子信号和二倍时钟信号，基于二倍时钟信号进行复位，对测试信号进行周期性选择抽样，从而将所述测试信号转换为降频测试信号；本发明还提供一种超导高频测试系统和方法基于线性反馈移位寄存器进行实现；本发明的电路结构相对比较简单；可以实现持续性的高频测试，更符合待测电路的实际工作情况；数据降频系统通过对输出的GHz级别的高频信号进行降频处理，将频率降低到KHz级别，可以直接输出，简化了整个测试系统。
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公开(公告)号：CN110246762B
公开(公告)日：2021-04-02
申请号：CN201910506664.8
申请日：2019-06-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/3213
Abstract: 本发明提供一种金属侧壁的制备方法及器件结构，所述制备方法包括：提供一衬底，并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层，其中所述掩膜图形层暴露出部分所述金属薄膜层；以所述掩膜图形层为刻蚀掩膜，采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀，以于所述金属薄膜层中形成刻蚀沟槽，同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁；对所述金属侧壁进行掩膜去除处理，以去除所述金属侧壁外表面的掩膜图形层。通过本发明解决了现有采用光刻工艺或剥离工艺制备金属侧壁时因受限于光刻精度无法制备出超薄金属侧壁的问题。
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公开(公告)号：CN111933787A
公开(公告)日：2020-11-13
申请号：CN202010844753.6
申请日：2020-08-20
Applicant: 中国科学院上海微系统与信息技术研究所
Inventor： 应利良
Abstract: 本发明提供一种超导连接通道及其制备方法，包括：1)制备一表层包括第一铌材料层的中间结构，于所述中间结构上覆盖第一绝缘材料层；2)图形化所述第一绝缘材料层，以形成通道开口并露出所述第一铌材料层的上表面，保留所述第一绝缘材料层上的光刻胶；3)将步骤2)形成的结构暴露于氮等离子化体中，对各通道开口处第一铌材料层的表面进行氮等离子化体注入，形成氮化铌薄膜；4)去除所述光刻胶后沉积第二铌材料层，并图形化所述第二铌材料层；其中，步骤2)及步骤3)在同一腔室中不破真空下进行。本发明的超导连接通道及其制备方法有效克服了以往的连接通道的约瑟夫森效应，提高了超导电路器件的性能及其稳定性。
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