公开(公告)号：CN111739838A

公开(公告)日：2020-10-02

申请号：CN202010578947.6

申请日：2020-06-23

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 毕大炜 ,  胡志远 ,  张正选 ,  邹世昌

IPC: H01L21/762 ,  H01L21/8238 ,  H01L27/092

Abstract: 本发明涉及一种抗辐射的SOI材料的制备方法，包括：采用局域性离子注入的方式制备抗辐射的SOI材料。本发明顶层硅离子注入损伤小，局域性离子注入，其它部分不被注入，顶层硅晶格结构完整，成为后续退火修复的籽晶区域，退火后顶层硅晶格质量完整，均匀性好。

公开(公告)号：CN104201193A

公开(公告)日：2014-12-10

申请号：CN201410509909.X

申请日：2014-09-28

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 胡志远 ,  张正选 ,  宁冰旭 ,  毕大炜 ,  彭超 ,  邹世昌

IPC: H01L29/06 ,  H01L29/786 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/7831 ,  H01L29/66484

Abstract: 本发明提供一种双栅SOI器件结构及其制作方法，该结构包括SOI衬底及形成于SOI衬底中并通过浅沟槽隔离结构隔离的MOS晶体管；所述MOS晶体管包括栅极、源极、漏极、栅极接触、源极接触及漏极接触；所述MOS晶体管还包括背栅极接触；所述背栅极接触设置于所述MOS晶体管正面，且穿通所述浅沟槽隔离结构及SOI衬底的埋氧层，与背衬底接触。本发明的双栅SOI器件结构在工作时，可以通过在背栅极接触端施加适当的电压，改变体区电势，从而改善浮体效应，并且该双栅SOI器件中存在两个控制沟道，增大了器件的有效沟道宽度及驱动电流。同时，背栅极接触形成于MOS管正面，制作工艺更为简单，且背栅极接触形成于浅沟槽隔离结构区域，不会对器件其它区域构成不良影响。

公开(公告)号：CN112230448A

公开(公告)日：2021-01-15

申请号：CN202011102516.9

申请日：2020-10-15

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 周悦 ,  毕大炜 ,  吴龙生 ,  武爱民

IPC: G02F1/03 ,  B82Y40/00

Abstract: 本发明提供一种微环电光调制器及其制备方法，微环电光调制器包括从下至上的硅衬底、埋氧层、辐射加固层、硅层及氧化硅层；本发明将掺杂离子注入埋氧层中形成辐射加固层，以在辐射加固层中产生大量电子陷阱，从而可俘获电子，以补偿由于高能电离辐射所导致的Si/SiO2界面和体氧化物中所累积的正电荷，以此可降低绝缘埋氧层中正电荷数量，从而在对微环电光调制器施加偏置电压之后，可以有效地减缓P型掺杂板被夹断的速度，增加载流子浓度变化的时长，使得有效折射率可以持续改变，从而可增加微环电光调制器的调制时长，使得微环电光调制器可以在辐射环境中工作更长时间。

公开(公告)号：CN104377143B

公开(公告)日：2017-07-14

申请号：CN201410509907.0

申请日：2014-09-28

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 胡志远 ,  张正选 ,  宁冰旭 ,  毕大炜 ,  彭超 ,  邹世昌

IPC: H01L21/66

Abstract: 本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD‑ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。

公开(公告)号：CN101901754B

公开(公告)日：2012-08-08

申请号：CN201010211448.X

申请日：2010-06-25

Applicant: 上海新傲科技股份有限公司 ,  中国科学院上海微系统与信息技术研究所

Inventor： 魏星 ,  张正选 ,  邹世昌 ,  陈明 ,  毕大炜 ,  武爱民 ,  王湘 ,  李显元 ,  张苗 ,  王曦 ,  林成鲁

IPC: H01L21/20 ,  H01L21/762

Abstract: 发明提供了一种在绝缘层中嵌入纳米晶的半导体材料制备方法，包括如下步骤：提供支撑衬底与器件衬底；在支撑衬底或器件衬底的表面生长绝缘层；在绝缘层中注入纳米晶改性离子；通过绝缘层将支撑衬底与器件衬底键合在一起；实施键合后的退火加固。本发明的优点在于，通过对工艺顺序的巧妙调整，在不影响其他工艺的前提下，将形成纳米晶所采用的离子注入的步骤调整在键合之前实施的，从而不会影响到器件层的晶格完整性，提高了所制备的SOI材料的晶体质量。

公开(公告)号：CN102437179A

公开(公告)日：2012-05-02

申请号：CN201110402796.X

申请日：2011-12-07

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 张正选 ,  刘张李 ,  胡志远 ,  宁冰旭 ,  毕大炜 ,  陈明 ,  邹世昌

IPC: H01L29/423 ,  H01L29/78

Abstract: 本发明提供一种抗总剂量辐射加固深亚微米器件的版图结构，包括具有源区、漏区及沟道区的有源区、位于所述有源区四周侧的浅沟道隔离槽、位于所述沟道区上且采用双边缘超出有源区结构的栅区、以及两个虚设浅沟道隔离槽，其中，所述两虚设浅沟道隔离槽间隔设置于所述有源区内且与所述栅区相互垂直。在原始的版图结构中增加了虚设浅沟槽隔离氧化物，使得器件沟道区边缘的栅延长到隔离氧化物区域宽度减小，阻止源漏之间形成漏电路径，从而达到抗总剂量加固的目的。本发明工艺简单，适用于大规模的工业生产。

公开(公告)号：CN219938330U

公开(公告)日：2023-10-31

申请号：CN202321134756.6

申请日：2023-05-12

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 陈卓 ,  张正选 ,  毕大炜 ,  胡志远

IPC: H03K19/017 ,  H03K19/003 ,  H03K19/173

Abstract: 本实用新型涉及一种高速低功耗抗双节点翻转锁存器，包括第一传输门、第二传输门、第三传输门、第四传输门、自恢复模块、钟控反相器和钟控MCE；所述第一传输门、第二传输门、第三传输门、第四传输门的输入端均与输入数据端相连，所述自恢复模块的两个输入端分别与所述第一传输门和第二传输门的输出端相连，所述钟控反相器的输入端与所述第三传输门的输出端相连；所述钟控MCE的两个输入端分别与所述自恢复模块的输出端和所述钟控反相器的输出端相连，所述钟控MCE的输出端与所述第四传输门的输出端作为锁存器的输出。本实用新型能够大幅降低功耗，且具有较好的综合指标。