公开(公告)号：CN118919566A

公开(公告)日：2024-11-08

申请号：CN202410977608.3

申请日：2023-12-29

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  张亚东 ,  张青竹 ,  王飞熊 ,  包运娇

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/10 ,  H01L29/06

摘要： 一种半导体结构及其形成方法，结构包括：位于第一面上的第一晶体管结构，包括：位于第一面表面的第一沟道层、位于第一沟道层表面的第一栅极结构以及分别位于第一栅极结构两侧的第一源漏外延层；位于第二面上的第二晶体管结构，包括：键合于第二面上的第二沟道层、位于第二沟道层表面的第二栅极结构、以及分别位于第二栅极结构两侧的第二源漏外延层；其中，第一栅极结构与第二栅极结构分别位于衬底两侧，呈上下倒置结构。第一栅极结构与第二栅极结构分别位于衬底两侧，呈上下倒置结构，并且第一晶体管结构与第二晶体管结构键合于衬底的相对两面。减小了第一晶体管结构与第二晶体管结构之间的距离，提升了半导体结构的集成密度。

公开(公告)号：CN118919555A

公开(公告)日：2024-11-08

申请号：CN202411408350.1

申请日：2024-10-10

申请人： 华羿微电子股份有限公司

发明人： 苏毅 ,  完颜文娟 ,  袁力鹏 ,  常虹 ,  范玮

IPC分类号： H01L29/06 ,  H01L21/265 ,  H01L29/78 ,  H01L21/336

摘要： 本发明公开了抑制中压SGT MOSFET横向漏电的终端设计结构、制作方法及应用，该终端设计结构通过在终端沟槽保护环阵列底部处进行低能量离子注入，从而形成低能量离子注入层，低能量离子注入层进而成型为抑制结构，可以有效改善IDSS电流流动方向，抑制横向漏电流路径，并且能够改变碰撞电离路径，在保持主结电势不变的同时，可有效缓解终端电场集中效应对功率器件的影响，以提升分立器件正向耐压特性和可靠性；有效提高硅功率器件良品率，极大节约制造成本。该工艺简单，有利于产品成本控制和大批量生产，具有高转化价值。

公开(公告)号：CN118899338A

公开(公告)日：2024-11-05

申请号：CN202410547366.4

申请日：2024-05-06

申请人： 罗伯特·博世有限公司

发明人： D·克雷布斯

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/423 ,  H01L29/417

摘要： 本发明涉及一种场效应晶体管(200a、200b、200c)，具有：第一类型掺杂的源极层(104)、第一类型掺杂的漏极层(120)、垂直地位于第一类型掺杂的源极层和第一类型掺杂的漏极层(120)之间的通道层(106)以及特别是水平延伸的鳍和栅极沟槽，其中，所述鳍和栅极沟槽分别在垂直方向上从第一型掺杂的源极层(104)延伸到第一类型掺杂的漏极层(120)，并且，所述栅极沟槽分别构造在两个并排的鳍之间，其中，所述场效应晶体管(200a、200b、200c)还具有用于鳍(226)的支撑结构(308)。本发明还涉及一种用于制造所述场效应晶体管的方法。

公开(公告)号：CN118891733A

公开(公告)日：2024-11-01

申请号：CN202380028170.8

申请日：2023-08-25

申请人： 半导体元件工业有限责任公司

发明人： B·帕德玛纳伯翰 ,  P·文卡特拉曼

IPC分类号： H01L29/06 ,  H01L29/40 ,  H01L29/41 ,  H01L29/78 ,  H01L21/336

摘要： 在一个示例中，半导体器件(10)包括有源沟槽区域(22A)和交叉沟槽区域(22C,22CA,22CB)。该有源沟槽区域(22A)包括有源屏蔽电极(21A)，并且该交叉沟槽区域(22C,22CA,22CB)包括交叉屏蔽电极(21C,21C’)。耦接沟槽区域(22B,22B’,22BA)将该有源沟槽区域(21A)连接到该交叉沟槽区域(22C,22CA,22CB)。该耦接沟槽区域(22B,22B’,22BA)包括耦接屏蔽电极(21B,21B’)。该耦接屏蔽电极(21B,21B’)和该交叉屏蔽电极(21C,21C’)提供在终止台面区域(16B,16B’,16B”)附近。该耦接屏蔽电极(21B,21B’)或该交叉屏蔽电极(21C,21C’)中的一者或多者比该有源屏蔽电极(21A)更薄。更薄的屏蔽电极减少该终止台面区域中的耗尽，以改善击穿电压性能等。

公开(公告)号：CN118888596A

公开(公告)日：2024-11-01

申请号：CN202411369006.6

申请日：2024-09-29

申请人： 深圳市港祥辉电子有限公司

发明人： 王刚 ,  李成兵

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L29/36 ,  H01L29/423 ,  H01L21/336

摘要： 本发明公开了一种增强型横向沟槽栅氧化镓MOS器件及其制备方法，涉及半导体技术领域，从下到上依次设置有Fe掺杂半绝缘衬底、非故意掺杂UID层以及Si掺杂轨道层；所述Si掺杂轨道层的两侧均设置有n+源区，n+源区的上方设置有源极金属和漏极金属；所述Si掺杂轨道层的底部设置有p型沟道控制区，所述p型沟道控制区的正上方设置有位于Si掺杂轨道层表面的栅极介质槽、绝缘介质以及栅极金属。通过采用横向沟槽栅结构，显著改善了栅极的控制能力，降低了器件的衬底漏电，提高了器件的电气稳定性和能效，在Si掺杂轨道层下方构建p型沟道控制区，进一步降低了由沟槽栅结构引起的导通电阻，增加了开态电流。

公开(公告)号：CN118888591A

公开(公告)日：2024-11-01

申请号：CN202410965820.8

申请日：2024-07-18

申请人： 长飞先进半导体(武汉)有限公司

发明人： 彭安贤

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/28 ,  H01L21/336

摘要： 本发明公开了一种双栅半导体器件、制备方法、功率模块、转换电路和车辆，双栅半导体器件包括：衬底；半导体外延层，位于衬底的一侧；第一栅极沟槽和第一栅极结构；第一栅极沟槽位于半导体外延层远离衬底一侧的表面，第一栅极结构位于第一栅极沟槽中；第二栅极沟槽和第二栅极结构；第二栅极沟槽位于第一栅极沟槽靠近衬底的一侧，第二栅极结构位于第二栅极沟槽中；第一电极，位于衬底远离半导体外延层的一侧；第二电极，位于半导体外延层远离衬底一侧的表面；其中，第一栅极结构和第二栅极结构同步输入栅极电压。本发明实施例提供的技术方案，降低了导通电阻的同时，提高了器件的击穿电压。

公开(公告)号：CN118888587A

公开(公告)日：2024-11-01

申请号：CN202410944450.X

申请日：2024-07-15

申请人： 杭州谱析光晶半导体科技有限公司

发明人： 许一力

IPC分类号： H01L29/78 ,  H01L29/06

摘要： 本发明公开了一种含半绝缘区介质超结的MOS型功率半导体结构，本发明涉及半导体功率器件技术领域，包括漏极，漏极的上端设置有导电衬底层，导电衬底层的上端设置有导电外延层，导电外延层的上端设置有N－漂移区，N－漂移区的下端设置有屏蔽缓冲区，屏蔽缓冲区的两侧均设置有缓冲沟槽，导电外延层的两端分别设置有两个漂移层和N+有源区，导电外延层的上端两侧均设置有导电阱区，两个导电阱区的上端均设置有导电源区。该含半绝缘区介质超结的MOS型功率半导体结构，使得器件的工作稳定性与可靠性增加，实现提高导通效率的效果，以及能够对MOS型功率半导体结构实现自我保护，减少能量损耗。

公开(公告)号：CN118888584A

公开(公告)日：2024-11-01

申请号：CN202311732220.9

申请日：2023-12-15

申请人： 无锡旷通半导体有限公司

发明人： 廖巍 ,  华路佳 ,  吕春

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L29/06 ,  H01L21/306 ,  H01L21/223 ,  H01L21/265

摘要： 本申请公开了一种多级沟槽半掩埋屏蔽SGTMOSFET器件，包括，衬底，所述衬底上制备硅外延层，所述硅外延片的表面推进有P型体区和有源区N型离子层，所述有源区N型离子层的深度大于P型体区；有源区沟槽，所述有源区沟槽开设于硅外延层上，且深度介于P型体区和有源区N型离子层之间；一级沟槽，所述一级沟槽开设于硅外延层上；二级沟槽，所述二级沟槽开设于硅外延层上，所述二级沟槽沿所述一级沟槽的侧壁开设，且所述二级沟槽的宽度大于一级沟槽、深度小于一级沟槽。本申请使用多次挖槽刻蚀技术实现多层级沟槽，在沟槽底部实现深注入的半包屏蔽隔离的离子注入层，减少芯片面积的同时实现优良的导通电阻与通流能力。

公开(公告)号：CN118888450A

公开(公告)日：2024-11-01

申请号：CN202410971755.X

申请日：2024-07-19

申请人： 扬州扬杰电子科技股份有限公司

发明人： 王正 ,  杨程 ,  裘俊庆 ,  王毅

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/78 ,  H01L29/16

摘要： 一种提高抗浪涌电流冲击的SiC器件及制备方法，涉及半导体技术领域。本发明在六边形源胞的SiC MOSFET器件中通过牺牲一部分的沟道通流区，作为浪涌电流通流的PP区面积增大，从而使得浪涌电流通流面积更大，因此器件的抗浪涌电流冲击的能力更强。

公开(公告)号：CN118888447A

公开(公告)日：2024-11-01

申请号：CN202410912349.6

申请日：2024-07-09

申请人： 深圳市森国科科技股份有限公司

发明人： 杨承晋 ,  李佩珊 ,  刘涛 ,  刘勇强

IPC分类号： H01L21/336 ,  H01L29/78

摘要： 本发明公开了一种MOSFET结构及制作方法，涉及半导体技术领域，解决了现有的MOSFET结构的通流能力具有局限性的技术问题。该方法包括：在晶圆上刻蚀出沟槽，且沟槽分布在晶圆的两侧；在沟槽和晶圆上生长第一阻挡层，并通过光刻胶对第一阻挡层进行刻蚀形成掺杂区，掺杂区位于晶圆的中部，且掺杂区的侧面与晶圆的侧面之间存在JFET区；在沟槽及晶圆上生长隔离介质层和多晶硅，并通过光刻胶刻蚀出两个栅极区，栅极区设置在沟槽内且位于晶圆之上。本发明在制作MOSFET结构时，通过在晶圆两侧刻蚀出沟槽，将栅极区设置在沟槽内，形成向下凸出的栅极区，通过栅极区与极窄JFET区相互配合，在不影响击穿电压的前提下，大幅度减小导通电阻，增大正向导通电流能力。