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公开(公告)号：CN118694508A
公开(公告)日：2024-09-24
申请号：CN202411161717.4
申请日：2024-08-23
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供的一种串行数据接收恢复方法，包括：发送端获取业务数据，将并行的业务数据转换为串行数据后输出；接收端接收所述串行数据，生成多路不同预设相位延迟采样信号的采样电路分别对所述串行数据进行采样得到采样数据，分析采样数据以得到采样结果，并将所述采样结果还原为并行数据后，发送给用户逻辑。该技术方案的有益效果在于，通过多路不同预设相位延迟采样信号的采样电路分别对所述串行数据进行采样，实现了在同一个数据传输周期内，多次对串行数据进行采样，因此，接收端无需提高采样频率，从而实现了适用于高的传输速率要求的CDR电路。
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公开(公告)号：CN118409797B
公开(公告)日：2024-09-17
申请号：CN202410850410.9
申请日：2024-06-28
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供一种基于FPGA的指令加速装置，包括用总线进行信号传输的RISC‑V软核与DDR内存，连接至总线的总线控制单元，所述总线控制单元采集RISC‑V软核发出的RISC‑V指令；指令命中检测单元，接收总线控制单元传输的所述RISC‑V指令，并将所述RISC‑V指令访问地址与代码电路映射表中的指令地址进行检索匹配；通道切换单元，根据所述RISC‑V指令访问地址命中代码电路映射表中的指令地址情况，选择打开FPGA电路计算通道或者RISC‑V软核CPU计算通道。该技术方案的有益效果在于，在不更改原有的RISC‑V指令集的基础上，可以实现特有的计算需求。
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公开(公告)号：CN118586338A
公开(公告)日：2024-09-03
申请号：CN202411067329.X
申请日：2024-08-06
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/347 , G06F111/06 , G06N5/01
Abstract: 一种现场可编程门阵列同时装箱布局的方法及装置，能够使装箱过程中考虑布局的优化结果，促使装箱和布局的结果更有利于全局性能的优化，从而提高电路的时序性能。方法包括：（1）预装箱；（2）初始布局：首先将基本逻辑单元BLE、BRAM和DSP的网表按时钟域和模块划分到若干个集群簇中，再采用模拟退火算法对这些簇进行初始布局，确定这些簇的布局位置，最后根据每个簇的布局位置和其所包含的逻辑块，确定每个逻辑块的初始布局位置；（3）全局布局：采用迭代优化的框架；（4）可配置逻辑块CLB装箱采用迭代优化的框架；（5）详细布局采用最短路径的方法来详细布局。
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公开(公告)号：CN118586337A
公开(公告)日：2024-09-03
申请号：CN202411073809.7
申请日：2024-08-07
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/343 , G06F30/327
Abstract: 本发明提供的一种FPGA综合工具触发器使能信号提取方法，包括获取触发器集合、非门信号映射集合以及多路选择器输出信号映射集合；获取触发器单元输入信号；若所述触发器单元输入信号存在于多路选择器信号映射集合内，则从所述多路选择器输出信号映射集合内获取所述触发器单元输入信号来源的多路选择器逻辑单元，并获取触发器单元输入信号的反馈信号的路径集合；依据所述反馈信号的路径集合，生成产生时钟使能信号的逻辑与归约类型的逻辑单元，修改触发器逻辑单元的类型，并增加输入端口使能信号为所述逻辑与归约类型逻辑单元的输出信号；若所述触发器单元输入信号不存在于多路选择器信号映射集合内，则执行对下一个触发器单元的处理。
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公开(公告)号：CN117931123B
公开(公告)日：2024-06-14
申请号：CN202410340137.5
申请日：2024-03-25
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供的一种应用于FPGA的低功耗可变精度嵌入式DSP硬核结构，包括：累加通路以及乘加通路；所述累加通路包括累加通路输入寄存器以及可变精度浮点加法器单元；所述乘加通路包括乘加通路输入寄存器、一阶乘加结构以及单精度浮点加法器单元；所述乘加通路输入寄存器用于实现数据移位寄存传输功能；所述累加通路输入寄存器用于实现数据寄存的选择；预处理单元，设置在乘加通路内，包括系数选择单元以及预加器，所述系数选择单元预存内部系数；所述预处理单元接收所述乘加通路输入寄存器数据，并根据计算需求对输入数进行预先加法。本发明在减少装置面积开销的基础上，能够实现多种精度的运算，具有兼顾开销与灵活性的优点。
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Patent Agency Ranking
公开(公告)号：CN117891430B
公开(公告)日：2024-05-14
申请号：CN202410301970.9
申请日：2024-03-18
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供的一种应用于FPGA嵌入式DSP的浮点乘加结构，包括一阶浮点乘加结构及加法器单元，一阶浮点乘加结构包括用于分割数据成符号位、指数位以及尾数位的数据预处理单元，乘法器以及加法运算通路；经分割的尾数位进入乘法器进行数据处理得到乘法结果；所述加法运算通路至少包括：对阶运算部件，移位器，ALU单元，前导零探测模块，加法运算通路规格化及舍入模块；根据设置的精度不同，经乘法器或加法运算通路处理后分别将数据输出至加法器单元进行运算得出最终的乘加运算结果。该技术方案的有益效果在于，在乘法器内设计两路加法运算通过组成一阶乘加结构，在配合加法器单元可以实现多种精度的浮点数、定点数运算，能够减少开销，提高运算密度。
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公开(公告)号：CN117647240A
公开(公告)日：2024-03-05
申请号：CN202410117339.3
申请日：2024-01-29
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G01C19/72
Abstract: 本发明提供了一种对光纤陀螺仪进行相敏检波的装置及方法，通过使用模数转换器和FPGA数字信号处理器取代传统的相敏解调器模拟电路，使用数字处理检波取代了模拟乘法检波，从而减少了因模拟电路带来的噪声以及缓慢漂问题，取得了高信噪比，可以精确地计算出光纤陀螺仪的角速度。
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公开(公告)号：CN117556760A
公开(公告)日：2024-02-13
申请号：CN202410043988.3
申请日：2024-01-12
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/347
Abstract: 本发明提供了一种宏单元和可编程逻辑块分阶段优化的FPGA全局布局方法。包括宏单元布局块和可编程逻辑块布局块，全局布局方法主要包括获取所有布局块的初始坐标位置，找到可编程逻辑块的所有拥挤区域，对拥挤区域进行扩展，使每个区域满足资源需求，对区域内的可编程逻辑块分配坐标位置，然后采用最小二分图匹配法和动态规划法对宏单元进行合法化处理，得到宏单元的最终坐标位置，基于所述宏单元的最终坐标位置调整可编程逻辑块的布局位置，得到所述FPGA的最终布局。通过这种分阶段优化的方法，提升了FPGA的整体布局质量、效率，优化了FPGA布局效果。
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公开(公告)号：CN117271402A
公开(公告)日：2023-12-22
申请号：CN202311558032.9
申请日：2023-11-22
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F13/28 , G06F13/40 , G06F12/0877
Abstract: 本发明提供的一种基于FPGA的低延时PCIe DMA数据传输方法，包括数据传输初始化步骤，包括大页内存申请，主机侧驱动程序将大页内存首地址配置给FPGA；数据传输步骤，包括PCIe DMA传输操作启动，形成传输数据以及读取数据；所述的形成传输数据包括解析行情数据，FPGA在解析得到的行情数据结果前加上序号；经过解析的行情数据结果由FPGA搬运至大页内存中保存；数据读取步骤，软件依据序号在大页内存中寻找行情数据并读取。该技术方案的有益效果在于，通过减少主机与FPGA之间的交互次数，FPGA负责数据的处理以及搬运，主机负责读取数据，彼此互不干涉，极大的减少了数据传输之间的延时，提高了传输的效率。
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公开(公告)号：CN116738925A
公开(公告)日：2023-09-12
申请号：CN202311009100.6
申请日：2023-08-11
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/392 , G06F30/347 , G06F30/3315 , G06F30/337
Abstract: 本发明提供了一种FPGA详细布局方法及系统，通过划分一定区域所覆盖的坐标位置来为关键路径上的每个节点选择候选位置集合，进而根据关键路径的节点走向构建有向层次图，为动态规划搜索最短路径提供了可能。通过使用动态规划搜索最短路径的方法，解决了模拟退火详细布局运行时间长、容易陷入局部最优的问题，并提高了详细布局的质量。
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