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公开(公告)号：CN100544212C
公开(公告)日：2009-09-23
申请号：CN200610037918.9
申请日：2006-01-23
Applicant: 南京大学
Abstract: 本发明公开了一种高速的减少存储需求的低密度校验码解码器，它包含参数结点计算单元VPU模块、校验结点计算单元CPU模块和控制逻辑模块；VPU模块接收待解码序列，存储该原始信息并开始迭代解码，在迭代解码过程中，CPU模块与VPU模块相互传递信息，各自进行行操作和列操作，并由CPU存储校验操作结果；控制逻辑模块对VPU模块和CPU模块的循环操作进行控制，并输出解码得到的合法码字。本发明针对移位LDPC码，充分利用最小和解码算法来降低存储需求以及高度并行来提高解码速率，节省了消息存储需求，达到了更快的解码速度和更高的吞吐率。
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公开(公告)号：CN100462952C
公开(公告)日：2009-02-18
申请号：CN200710019710.9
申请日：2007-02-06
Applicant: 南京大学
IPC: G06F13/38
Abstract: 本发明公开了一种接口可配置的USB控制器，包含USB标准收发单元接口控制模块、端点(ENDPOINT)控制逻辑模块、控制状态机模块、可配置位宽的接口控制模块；USB标准收发单元接口控制模块接收从主机传来的数据包，并进行解析，在控制状态机模块的控制下将数据分发到各端点控制逻辑模块，并且通过接口控制模块与微处理器和FIFO(先进先出单元)进行通讯。本发明符合USB2.0规范要求，支持高达480Mbps的传输速率，它提供了可配置的微处理器接口和先进先出(FIFO)接口，能够以IP核的形式方便地与多种微控制器核相连接集成，并且也易于集成在AMBATM、VCITM、OCPTM等多种片上系统(SOC)体系架构中。
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公开(公告)号：CN1299214C
公开(公告)日：2007-02-07
申请号：CN200410014294.X
申请日：2004-03-12
Applicant: 南京大学
IPC: G06F13/38
Abstract: 一种PCI接口AD总线再复用的方法，在外设和主机主板的PCI总线之间设有PCI接口芯片，其特征是PCI总线的数据线和地址线直接与外设联接，而接口芯片的片选端和读、写控制端直接与外设的相应控制端口联接，在现有PCI总线操作时序基础上，利用其总线读操作周期存在的总线换向和可插入等待周期，使得外设可以利用PCI AD总线来完成读写操作。本发明可节省下最多32根信号线，减少了芯片面积，利用本发明设计的PCI接口芯片，较市场现有产品而言，节约了芯片成本并减少了面积，从而大大提高了产品的性价比。
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Patent Agency Ranking
公开(公告)号：CN1901344A
公开(公告)日：2007-01-24
申请号：CN200610088387.6
申请日：2006-07-17
Applicant: 南京大学
Abstract: 本发明公开了一种脉宽调制器的电压基准电路，包括软启动电路、带隙基准电路和小电流充电电路，软启动电路给带隙基准电路提供合适的偏置，并使其顺利启动；带隙基准电路的基准信号VREF0输出端与小电流充电电路连接；小电流充电电路用得到的小电流对较大电容充电，使整个基准电路的输出信号VREF缓慢上升。本发明可以在很大程度上减小甚至完全消除DC/DC脉宽调制器系统上电时输出电压的超调量，并且可以使基准电压的电源抑制比(PSRR)性能大大提高。
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公开(公告)号：CN100514316C
公开(公告)日：2009-07-15
申请号：CN200710025077.4
申请日：2007-07-11
Applicant: 南京大学
IPC: G06F13/362
Abstract: 本发明公开了一种基于片上多处理器系统的动态自适应总线仲裁器，包括接口控制模块、随机数产生模块、动态“彩票”数产生模块、定时器模块和Lottery总线仲裁模块；随机数产生模块接收接口控制模块信号输出随机数的范围配置成各处理器对总线申请要求下的“彩票”总数；动态“彩票”数产生模块存储每个处理器所持的初始“彩票”数目，并响应于定时器模块所产生的中断信号的激活；Lottery总线仲裁模块根据各个处理器所持的“彩票”数目，来控制系统总线的使用优先权。本发明降低了算法复杂度，降低了各处理器的总线等待时间并且能更好地控制各处理器占据的总线带宽，提高了系统性能，对于片上多处理器系统的设计具有重要的参考价值。
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公开(公告)号：CN101145140A
公开(公告)日：2008-03-19
申请号：CN200710025077.4
申请日：2007-07-11
Applicant: 南京大学
IPC: G06F13/362
Abstract: 本发明公开了一种基于片上多处理器系统的动态自适应总线仲裁器，包括接口控制模块、随机数产生模块、动态“彩票”数产生模块、定时器模块和Lottery总线仲裁模块；随机数产生模块接收接口控制模块信号输出随机数的范围配置成各处理器对总线申请要求下的“彩票”总数；动态“彩票”数产生模块存储每个处理器所持的初始“彩票”数目，并响应于定时器模块所产生的中断信号的激活；Lottery总线仲裁模块根据各个处理器所持的“彩票”数目，来控制系统总线的使用优先权。本发明降低了算法复杂度，降低了各处理器的总线等待时间并且能更好地控制各处理器占据的总线带宽，提高了系统性能，对于片上多处理器系统的设计具有重要的参考价值。
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公开(公告)号：CN101131710A
公开(公告)日：2008-02-27
申请号：CN200710132285.4
申请日：2007-09-13
Applicant: 南京大学
Abstract: 本发明公开了一种基于FPGA的LDPC编解码硬件仿真系统，该系统包括PC端控制软件和基于FPGA的硬件部分，硬件部分包括了PCI接口控制模块，随机数发生器，高斯噪声发生器，LDPC编/解码等主要模块。本发明基于FPGA硬件实现了对LDPC码的仿真研究，同时，该系统具有很好的可控性、可观测性和可重用性，并大大提高仿真速度(为软件仿真速度的300多倍)，为更好地研究同类纠错码提供良好的实验环境。
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公开(公告)号：CN1560752A
公开(公告)日：2005-01-05
申请号：CN200410014294.X
申请日：2004-03-12
Applicant: 南京大学
IPC: G06F13/38
Abstract: 一种PCI接口AD总线再复用的方法，在外设和主机主板的PCI总线之间设有PCI接口芯片，其特征是PCI总线的数据线和地址线直接与外设联接，而接口芯片的片选端和读、写控制端直接与外设的相应控制端口联接，在现有PCI总线操作时序基础上，利用其总线读操作周期存在的总线换向和可插入等待周期，使得外设可以利用PCI AD总线来完成读写操作。本发明可节省下最多32根信号线，减少了芯片面积，利用本发明设计的PCI接口芯片，较市场现有产品而言，节约了芯片成本并减少了面积，从而大大提高了产品的性价比。
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