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公开(公告)号:CN208548342U
公开(公告)日:2019-02-26
申请号:CN201821012891.2
申请日:2018-06-28
申请人: 意法半导体(鲁塞)公司
发明人: F·朱利恩
IPC分类号: H01L21/8238 , H01L27/092 , H01L27/11521
摘要: 本申请涉及半导体器件。一种半导体器件包括:半导体衬底,所述半导体衬底具有由沟槽围绕的第一区域和第二区域;和对所述沟槽进行填充的绝缘材料;其中填充所述沟槽的所述绝缘材料在与所述第一区域的边缘相邻的位置处被填充到所述边缘之上的水平;和其中填充所述沟槽的所述绝缘材料在与所述第二区域的边缘相邻的位置处被填充到所述边缘之下的水平。由此提供性能改进的半导体器件。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号:CN221239617U
公开(公告)日:2024-06-28
申请号:CN202322226558.9
申请日:2023-08-18
申请人: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
IPC分类号: H01L29/423 , H01L29/78 , H01L21/336
摘要: 本公开的一个或多个实施例涉及晶体管、电子器件及射频开关。晶体管包括:半导体层;堆叠,所述堆叠在所述半导体上,所述堆叠包括栅极绝缘体以及在所述栅极绝缘体上的栅极区域;其中所述栅极区域包括第一部分和第二部分,所述第二部分在所述第一部分与所述栅极绝缘体之间;所述栅极区域的所述第一部分在所述晶体管的第一横向方向上具有第一长度;并且其中所述栅极区域的所述第二部分在所述第一横向方向上具有比所述第一长度短的第二长度。
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公开(公告)号:CN212874475U
公开(公告)日:2021-04-02
申请号:CN202022294595.X
申请日:2020-10-15
申请人: 意法半导体(鲁塞)公司
IPC分类号: H01L21/762 , H01L27/11517 , H01L27/11563
摘要: 本公开的实施例涉及集成电路。根据本公开的一方面,提供了一种集成电路,包括:半导体衬底,具有正面、第一区域和第二区域;其中,半导体衬底的第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极,第一沟槽竖直延伸到半导体衬底中,相对于正面下到第一深度;以及其中,半导体衬底的第二区域包括被形成在第二沟槽中的电容元件的竖直电极,第二沟槽竖直延伸到半导体衬底中,相对于正面下到第二深度;其中,第二深度比第一深度浅。利用本公开的实施例,使得由泄漏引起的寄生效应减小;使得逻辑部分经受很少的来自浅沟槽隔离的机械应力;以及具有与电容结构的深度无关的特性的掩埋竖直栅极晶体管。
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公开(公告)号:CN212676264U
公开(公告)日:2021-03-09
申请号:CN202021542661.4
申请日:2020-07-30
申请人: 意法半导体(鲁塞)公司
IPC分类号: H01L27/088 , H01L29/10 , H01L29/423
摘要: 一种半导体器件,包括:第一晶体管,包括具有与参考沟道长度相关联的栅极长度的栅极区和具有有效沟道长度的沟道区;以及第二晶体管,包括具有与参考沟道长度相关联的栅极长度的栅极区和具有有效沟道长度的沟道区;其中第一晶体管和第二晶体管的栅极长度相等;其中第一晶体管和第二晶体管的有效沟道长度不同。
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公开(公告)号:CN208433412U
公开(公告)日:2019-01-25
申请号:CN201820861830.7
申请日:2018-06-05
申请人: 意法半导体(鲁塞)公司
IPC分类号: H01L29/423 , H01L29/788 , H01L27/11521 , H01L21/28 , H01L21/762 , H01L21/336
摘要: 本公开涉及半导体器件,例如,可用于制造由隔离沟槽隔开的第一和第二半导体区域。半导体衬底被氮化硅覆盖。通过离子注入掺杂位于第一区域上方的氮化硅。沟槽被蚀刻穿过氮化硅,并且以各向同性方式部分地蚀刻掺杂氮化硅。用绝缘体填充沟槽到达位于第一区域的层级上方的层级。去除氮化硅,使得仅第一区域的边缘被绝缘体环覆盖。(ESM)同样的发明创造已同日申请发明专利
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