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公开(公告)号：CN109037047B
公开(公告)日：2023-04-28
申请号：CN201810570553.9
申请日：2018-06-05
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L21/28 , H01L21/762 , H01L21/336 , H10B41/30 , H01L29/423 , H01L29/788
摘要： 本公开涉及电子芯片中的半导体区域的制造。例如，一种方法可用于制造由隔离沟槽隔开的第一和第二半导体区域。半导体衬底被氮化硅覆盖。通过离子注入掺杂位于第一区域上方的氮化硅。沟槽被蚀刻穿过氮化硅，并且以各向同性方式部分地蚀刻掺杂氮化硅。用绝缘体填充沟槽到达位于第一区域的层级上方的层级。去除氮化硅，使得仅第一区域的边缘被绝缘体环覆盖。
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公开(公告)号：CN109309098B
公开(公告)日：2023-05-23
申请号：CN201810760154.9
申请日：2018-07-11
申请人： 意法半导体(鲁塞)公司
发明人： F·朱利恩
IPC分类号： H01L27/12 , H01L29/786 , H01L29/06
摘要： 本公开涉及一种同时制造SOI型的MOS晶体管以及体衬底上的第一晶体管和第二晶体管的方法，包括：a)在覆盖半导体衬底的绝缘层上提供半导体层；b)形成掩模，该掩模包括在第二晶体管的位置上方的与待形成的第二晶体管相比宽度更小的中央开口；c)垂直于开口，完全蚀刻半导体层和绝缘层，因此导致在第二晶体管的位置处的绝缘层的剩余部分；d)外延生长半导体直到半导体层的上部水平；e)形成隔离沟槽；以及f)形成晶体管的栅极绝缘体，第二晶体管的栅极绝缘体包括绝缘层的所述剩余部分的至少一部分。
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公开(公告)号：CN109216281A
公开(公告)日：2019-01-15
申请号：CN201810691907.5
申请日：2018-06-28
申请人： 意法半导体(鲁塞)公司
发明人： F·朱利恩
IPC分类号： H01L21/8238 , H01L27/092 , H01L27/11521
摘要： 本申请涉及在电子芯片中的半导体区域的制作。可以使用一种方法来制造通过隔离沟槽分离的第一半导体区域和第二半导体区域。半导体衬底用第一氮化硅层覆盖。第一区域用可以相对于氮化硅被选择性蚀刻的保护层覆盖。该结构用第二氮化硅层覆盖。沟槽被蚀刻通过第二氮化硅层和第一氮化硅层并用填充氧化硅填充到位于保护层之上的水平。选择性地去除第二氮化硅层和位于第二区域上的第一氮化硅层的部分，并且去除保护层。通过湿法蚀刻选择性地蚀刻填充氧化物，从而在第二区域周围的填充氧化物的表面上产生凹坑。
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公开(公告)号：CN117594642A
公开(公告)日：2024-02-23
申请号：CN202311043317.9
申请日：2023-08-18
申请人： 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
IPC分类号： H01L29/423 , H01L29/78 , H01L21/336
摘要： MOSFET晶体管在半导体层上包括栅极绝缘体和栅极绝缘体上的栅极区域的堆叠。栅极区域具有第一栅极部分以及在第一栅极部分和栅极绝缘体之间的第二栅极部分。第一栅极部分在晶体管的第一横向方向上具有第一长度。第二栅极部分在第一横向方向上具有比第一长度短的第二长度。
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公开(公告)号：CN109216281B
公开(公告)日：2023-05-23
申请号：CN201810691907.5
申请日：2018-06-28
申请人： 意法半导体(鲁塞)公司
发明人： F·朱利恩
IPC分类号： H01L21/8238 , H01L27/092 , H10B41/30
摘要： 本申请涉及在电子芯片中的半导体区域的制作。可以使用一种方法来制造通过隔离沟槽分离的第一半导体区域和第二半导体区域。半导体衬底用第一氮化硅层覆盖。第一区域用可以相对于氮化硅被选择性蚀刻的保护层覆盖。该结构用第二氮化硅层覆盖。沟槽被蚀刻通过第二氮化硅层和第一氮化硅层并用填充氧化硅填充到位于保护层之上的水平。选择性地去除第二氮化硅层和位于第二区域上的第一氮化硅层的部分，并且去除保护层。通过湿法蚀刻选择性地蚀刻填充氧化物，从而在第二区域周围的填充氧化物的表面上产生凹坑。
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公开(公告)号：CN112670233A
公开(公告)日：2021-04-16
申请号：CN202011102250.8
申请日：2020-10-15
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L21/762 , H01L27/11517 , H01L27/11563
摘要： 本公开的实施例涉及用于制造集成电路的工艺。在集成电路中不同深度的沟槽通过利用干法蚀刻的工艺而形成。第一停止层被形成在衬底的第一区域和第二区域之上。第二停止层仅被形成在第二区域中的第一停止层之上。图案化的掩模限定了沟槽将被形成的位置。干法蚀刻使用掩模来在第一区域中于给定时间内执行穿过第一停止层并且然后进入衬底的、下到第一深度的蚀刻，以形成第一沟槽。同时，蚀刻还在第二区域中执行穿过第二停止层、并且还穿过第一停止层并且然后进入衬底的、下到第二深度的蚀刻，以形成第二沟槽。第二深度比第一深度浅。
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公开(公告)号：CN112309982A
公开(公告)日：2021-02-02
申请号：CN202010748995.5
申请日：2020-07-30
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L21/8234 , H01L27/088
摘要： 一种包括限定MOSFET晶体管的有效沟道长度的操作的制造方法。在制造金属氧化物半导体场效应晶体管(MOSFET)的过程中，在形成具有与参考沟道长度相关联的物理栅极长度的栅极区之前注入轻掺杂漏极区。注入轻掺杂漏极区的步骤包括形成限定轻掺杂漏极区和每个MOSFET的有效沟道长度的注入掩模。注入掩模的形成被配置为将至少一个MOSFET的有效沟道长度限定为不同于相应参考沟道长度。
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公开(公告)号：CN109309098A
公开(公告)日：2019-02-05
申请号：CN201810760154.9
申请日：2018-07-11
申请人： 意法半导体(鲁塞)公司
发明人： F·朱利恩
IPC分类号： H01L27/12 , H01L29/786 , H01L29/06
摘要： 本公开涉及一种同时制造SOI型的MOS晶体管以及体衬底上的第一晶体管和第二晶体管的方法，包括：a)在覆盖半导体衬底的绝缘层上提供半导体层；b)形成掩模，该掩模包括在第二晶体管的位置上方的与待形成的第二晶体管相比宽度更小的中央开口；c)垂直于开口，完全蚀刻半导体层和绝缘层，因此导致在第二晶体管的位置处的绝缘层的剩余部分；d)外延生长半导体直到半导体层的上部水平；e)形成隔离沟槽；以及f)形成晶体管的栅极绝缘体，第二晶体管的栅极绝缘体包括绝缘层的所述剩余部分的至少一部分。
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公开(公告)号：CN109037047A
公开(公告)日：2018-12-18
申请号：CN201810570553.9
申请日：2018-06-05
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L21/28 , H01L21/762 , H01L21/336 , H01L27/11521 , H01L29/423 , H01L29/788
CPC分类号： H01L21/823878 , H01L21/0217 , H01L21/306 , H01L21/31111 , H01L21/31155 , H01L21/76224 , H01L21/76283 , H01L21/84 , H01L27/092 , H01L27/11521 , H01L27/1203 , H01L27/1211 , H01L29/0653 , H01L29/401 , H01L29/42324 , H01L29/42356 , H01L29/66825 , H01L29/788
摘要： 本公开涉及电子芯片中的半导体区域的制造。例如，一种方法可用于制造由隔离沟槽隔开的第一和第二半导体区域。半导体衬底被氮化硅覆盖。通过离子注入掺杂位于第一区域上方的氮化硅。沟槽被蚀刻穿过氮化硅，并且以各向同性方式部分地蚀刻掺杂氮化硅。用绝缘体填充沟槽到达位于第一区域的层级上方的层级。去除氮化硅，使得仅第一区域的边缘被绝缘体环覆盖。
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公开(公告)号：CN208580743U
公开(公告)日：2019-03-05
申请号：CN201821096026.0
申请日：2018-07-11
申请人： 意法半导体(鲁塞)公司
发明人： F·朱利恩
IPC分类号： H01L27/12
摘要： 一种电子芯片包括：绝缘体上硅晶体管，至少部分地形成在半导体层中，所述半导体层形成在绝缘层上，所述绝缘层形成在半导体衬底上；第一体衬底晶体管，至少部分地形成在所述半导体衬底中；以及第二体衬底晶体管，至少部分地形成在所述半导体衬底中，所述第二体衬底晶体管包括栅极绝缘体，所述栅极绝缘体具有包括所述绝缘层的部分的边缘，所述第二体衬底晶体管的所述栅极绝缘体在所述边缘处比在所述第二体衬底晶体管的所述栅极绝缘体的中央处更厚，其中所述第一体衬底晶体管具有没有所述绝缘层的部分的栅极绝缘体。(ESM)同样的发明创造已同日申请发明专利
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