-
公开(公告)号：CN101192251B
公开(公告)日：2012-04-04
申请号：CN200710169631.6
申请日：2007-11-13
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031
Abstract: 一种用于对电路进行静态时序分析的方法，该电路在电路的两个点之间具有多个点对点延迟限制，其中针对所有类型的点对点延迟限制导出两个保守和两个乐观的用户定义测试。该方法示出了当在没有引入任何特殊标签的情况下执行保守测试的时候，发现满足点对点限制。另一方面，当乐观测试失败而没有任何特殊标签时，则确定如果引入了特殊标签则点对点限制必定失败，在此情况下，仅在期望确切迟滞时才引入它们。最后，对于之间的任何事物，要求具有特殊标签的实际分析或路径跟踪。根据拓扑图，基于到达时间的测试可以在某些情况下更紧，而基于所需到达时间的测试在其他情况下可以更紧。
-
公开(公告)号：CN102317908A
公开(公告)日：2012-01-11
申请号：CN200880011576.0
申请日：2008-07-24
Applicant: 新诺普系统公司
Inventor： 那伦德尔·V·森诺
IPC: G06F9/455
CPC classification number: G06F17/5031 , G06F2217/10
Abstract: 统计时序分析技术可以用在以一致的方式通过合成、布局和布线的整个设计流程而导致鲁棒电路的建构。一个示例性技术可以包括接收具有时序模型的设计的库数据。通过比较这个数据的实施，可以基于一套标准来定义鲁棒电路，所述标准可以包括最差违反时间容限、端点时间容限分布、时序约束违反以及总的违反时间容限。在这一点上，统计时序分析可以用在驱动逻辑改变而在所述设计上产生改进的鲁棒性。所述统计时序分析可以使用与在统计时序分析中的弧相关的统计时序延迟而作为平均数以及将指定百分比的所述平均数作为标准差。
-
公开(公告)号：CN101305372B
公开(公告)日：2010-05-26
申请号：CN200680041758.3
申请日：2006-09-18
Applicant: 高通股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/5036 , G06F2217/84
Abstract: 本文描述用于估计沿逻辑信号路径的传播延迟的方法和设备。所述方法和设备说明多级逻辑门沿信号路径的行为、初始输入过渡时间、级间扇出以及不同的逻辑门类型。所述方法和设备将信号过渡特征转换成有效扇出，以提供门延迟对输入斜率和门逻辑拓扑的相依性的估计值。
-
公开(公告)号：CN100498802C
公开(公告)日：2009-06-10
申请号：CN200610143551.9
申请日：2006-11-10
Applicant: 国际商业机器公司
Inventor： 张黎征 , 文凯特斯瓦然·纳特森 , 维斯韦瓦里·钱德拉姆里 , 佐罗托夫·弗拉迪米尔
IPC: G06F17/50
CPC classification number: G06F17/5031
Abstract: 本发明提供用在电路的统计定时期间调节过程参数中的空间相关的变差的方法、系统和程序产品。在一个实施例中，该方法包括将电路的区域分为多个网格单元；将独立随机变量与多个网格单元中的每一个相关联；和将第一网格单元的至少一个空间相关的参数表示为与第一网格单元和至少一个相邻网格单元相关的独立随机变量的函数。
-
公开(公告)号：CN101305372A
公开(公告)日：2008-11-12
申请号：CN200680041758.3
申请日：2006-09-18
Applicant: 高通股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/5036 , G06F2217/84
Abstract: 本文描述用于估计沿逻辑信号路径的传播延迟的方法和设备。所述方法和设备说明多级逻辑门沿信号路径的行为、初始输入过渡时间、级间扇出以及不同的逻辑门类型。所述方法和设备将信号过渡特征转换成有效扇出，以提供门延迟对输入斜率和门逻辑拓扑的相依性的估计值。
-
Patent Agency Ranking
公开(公告)号：CN100378734C
公开(公告)日：2008-04-02
申请号：CN02816762.7
申请日：2002-08-29
Applicant: 英芬能技术公司
IPC: G06F17/50
CPC classification number: G06F17/5045 , G06F17/5031 , G06F17/5068 , G06F17/5077
Abstract: 本发明提供用于改进集成电路设计的方法，其通过使用版面设计工具、合成、以及定时序分析以避免由于在过早的最优化上花费太多时间而被卡住(图2-13)。由于设计围绕于投片，一些问题必须同时收敛，以及一个有用的概念是向所需目标渐增地放松增加的余量。
-
公开(公告)号：CN105531929B
公开(公告)日：2018-08-14
申请号：CN201480045376.2
申请日：2014-08-08
Applicant: 微软技术许可有限责任公司
Inventor： J·S·福勒
IPC: H03K3/037
CPC classification number: G06F21/64 , G06F17/5031 , G06F17/505 , H03K3/0375
Abstract: 功能定时传感器包括建立时间违规检测电路、保持时间违规检测电路、以及来自建立时间违规检测电路和保持时间违规检测电路的接口。该接口在建立时间违规检测电路或保持时间违规检测电路检测到违规之际提供通知。
-
公开(公告)号：CN108027844A
公开(公告)日：2018-05-11
申请号：CN201680052244.1
申请日：2016-09-08
Applicant: 阿姆有限公司
Inventor： G·M·耶里克
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5031 , G06F17/5036 , G06F2217/12 , G06F2217/78 , G06F2217/84 , Y02P90/265
Abstract: 本文描述的各种实现方式针对用于减小接触电阻的系统和方法。在一种实现方式中，一种方法可以包括分析集成电路的单元的操作条件。所述方法可以包括选择性地标记沿着集成电路的关键路径具有时序退化的单元的实例。所述方法可以包括降低用于选择性标记的具有时序退化的单元的实例的接触电阻。
-
公开(公告)号：CN107844672A
公开(公告)日：2018-03-27
申请号：CN201711274987.6
申请日：2017-12-06
Applicant: 西安智多晶微电子有限公司
CPC classification number: G06F17/5068 , G06F1/10 , G06F17/5027 , G06F17/5031 , H03K5/135
Abstract: 本发明涉及一种时钟树单元、时钟网络结构及FPGA时钟结构，其中所述时钟树单元包括：横向驱动模块、多个纵向接口模块、多个可编程逻辑单元，所述可编程逻辑单元中设置有横向分支驱动；横向驱动模块，电连接至多个所述纵向接口模块；所述纵向接口模块，与所述横向分支驱动对应连接；所述横向分支驱动用于使所述待传输信号在多个所述可编程逻辑单元之间传递。本发明技术方案通过在可编程逻辑单元中设置横向分支驱动，使得可编程逻辑单元从纵向接口模块接收到的待传输信号能够相互传递，而不同于现有技术中的第二驱动向可编程逻辑单元发送全部的待传输信号，因此缩小了芯片面积，而且避免了资源浪费。
-
公开(公告)号：CN106462553A
公开(公告)日：2017-02-22
申请号：CN201580024083.0
申请日：2015-05-04
Applicant: 南加利福尼亚大学
IPC: G06F17/00
CPC classification number: G06F17/505 , G06F17/5031 , G06F17/5059 , G06F2217/62 , G06F2217/84 , H03K3/037 , H03K3/0375 , H03K19/003 , H03K19/00323 , H03K19/0966
Abstract: 一种异步电路可以包括：单轨逻辑数据路径；一个或多个错误检测锁存器；对所述错误检测锁存器进行控制的控制器；以及延迟线。所述控制器和所述延迟线可以协作，以与一个或多个其他控制器通信，从而在所述错误检测锁存器表明是否出现错误时之前，受控制的错误检测锁存器的输出可以是有效的。
-
-
-
-
-
-
-
-
-
Search Results
137
records
(took 0.012 seconds)
