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公开(公告)号：CN105027444B
公开(公告)日：2018-12-11
申请号：CN201480008926.3
申请日：2014-02-25
申请人： 英特尔公司
IPC分类号： H03K19/0175 , H03L7/07
CPC分类号： H03L7/07 , G06F1/06 , G06F1/10 , G06F3/167 , H03L7/08 , H03L7/0891 , H03L2207/06
摘要： 具有第一时钟比的第一锁相环(PLL)电路被耦合以接收输入差分时钟信号并生成第一参考时钟信号。具有第二时钟比的第二PLL电路被耦合以接收输入差分时钟信号并生成第二参考时钟信号。第一组时钟信号输出缓冲器被耦合以接收第一参考时钟信号并提供对应的第一差分参考时钟信号。第二组时钟信号输出缓冲器被耦合以接收第二参考时钟信号并提供第二差分参考时钟信号。第一和第二PLL电路、和第一和第二组输出缓冲器驻留在集成电路封装中，该集成电路封装具有管芯以接收至少第一差分参考时钟信号。
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公开(公告)号：CN107111331B
公开(公告)日：2018-11-30
申请号：CN201580053883.5
申请日：2015-09-17
申请人： 高通股份有限公司
IPC分类号： G06F1/10
CPC分类号： H01L25/065 , G06F1/10 , G06F17/5072 , G06F2217/62 , G06F2217/78 , H01L2924/0002 , H04L7/0095 , H01L2924/00
摘要： 一种电路，包括具有暴露的数据节点的第一阵列的第一管芯、以及具有暴露的数据节点的第二阵列的第二管芯，其中，第一阵列的给定数据节点对应于第二阵列上的相应数据节点，进一步其中，第一阵列和第二阵列共享数据节点的空间布置，其中，第一管芯在第一阵列的第一侧上具有用于第一阵列中的每个数据节点的数据输入和顺序逻辑电路，并且其中，第二管芯在第二阵列的第二侧上具有用于第二阵列中的每个数据节点的数据输出和顺序逻辑电路，第一侧和第二侧不同。
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公开(公告)号：CN108242924A
公开(公告)日：2018-07-03
申请号：CN201711431161.6
申请日：2017-12-26
申请人： 大北欧听力公司
IPC分类号： H03K17/687
CPC分类号： H03K19/0948 , G06F1/06 , G06F1/10 , G06F1/3237 , H01L27/092 , H01L27/1203 , H03K3/2885 , H03K19/0016 , Y02D10/128 , H03K17/6872 , H03K2217/0081
摘要： 本发明涉及集成半导体电路、其控制方法及听力设备，电路包括第一逻辑电路区域，其包括用于将第一区域时钟信号供应至第一逻辑电路区域的数字逻辑电路的第一区域时钟网络。还包括时钟门控电路，配置为根据时钟信号导出第一区域时钟信号，并根据第一逻辑电路区域的状态选择信号选择性地施加和中断第一区域时钟信号。第一逻辑电路区域包括分别连接至数字逻辑电路的PMOS和NMOS晶体管的相应主体的第一和第二反向偏置电压栅格。集成半导体电路还包括可控反向偏置电压发生器，配置为根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压；并且根据状态选择信号在第一电平和第二电平之间调节第二反向偏置电压栅格的反向偏置电压。
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公开(公告)号：CN103366794B
公开(公告)日：2018-06-05
申请号：CN201310106856.2
申请日：2013-03-29
申请人： 赛普拉斯半导体公司
发明人： C·A·兹特劳
IPC分类号： G11C7/10
摘要： 一种用于减少接脚数内存总线接口的装置及方法。接口包含用于传递芯片选择信号以指示外围装置何时致动的芯片选择，其中，总线接口提供主机装置与外围装置之间的通讯。接口也包含用于传递差动时脉信号的差动时脉对。读取数据选通是包含在接口中，用于传递来自外围装置的读取数据选通信号。接口包含用于传递命令、地址与数据信息的数据总线。读取数据选通指示有效数据何时出现在数据总线上。
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公开(公告)号：CN104899165B
公开(公告)日：2018-03-13
申请号：CN201510097844.7
申请日：2015-03-05
申请人： 联发科技股份有限公司
IPC分类号： G06F13/16
CPC分类号： G06F1/12 , G06F1/04 , G06F1/08 , G06F1/10 , G11C7/1066 , G11C7/1072 , G11C7/1093 , G11C7/222 , H03L7/0812 , H03L7/0994 , H03L2207/50
摘要： 本发明提供一种对电子装置执行存储接口控制的方法及其装置。所述方法包括以下步骤：当检测到数据信号和时钟信号之间的相位差达到预定值时，控制时钟信号从第一频率切换至第二频率；对数据信号进行至少一次相移，直到满足预定条件，其中，在时钟信号从第一频率切换至第二频率后，对数据信号进行至少一次相移；以及控制时钟信号从第二频率切换至第一频率，其中，在对数据信号进行至少一次相移之后，时钟信号从第二频率切换至第一频率；其中，存储接口电路通过至少一次相移从而被校准。本发明提供的对电子装置执行存储接口控制的方法及其装置，以恰当地解决信号的偏移问题，以保证电子装置的整体性能。
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公开(公告)号：CN104412199B
公开(公告)日：2018-02-06
申请号：CN201380034054.3
申请日：2013-06-19
申请人： 北欧半导体公司
IPC分类号： G06F1/32
CPC分类号： G06F13/124 , G06F1/10 , G06F1/3287 , G06F13/4221 , Y02D10/171 , Y02D50/20
摘要： 一种微控制器器件，包括：至少一个处理器(8)，一个或多个外设系统(6)以及一资源提供模块(2)。处理器(8)和外设系统(6)的每一个均配置为当其需要功率和/或时钟信号时产生信号。这些信号激励资源提供模块(2)提供所请求的资源。
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公开(公告)号：CN103198048B
公开(公告)日：2018-01-26
申请号：CN201210489571.7
申请日：2012-11-21
申请人： 意法半导体(R&D)有限公司
发明人： D·史密斯
IPC分类号： G06F15/167
CPC分类号： G06F13/102 , G06F1/10 , G06F3/061 , G06F3/0614 , G06F5/06 , G06F13/16 , G06F13/423 , G06F15/167
摘要： 本发明的实施方式涉及处理器通信。具体地，涉及一种处理器模块，包括：处理器，配置用于与至少一个另一处理器模块处理器共享数据；存储器映射外围设备，配置用于与至少一个另一处理器存储器映射外围设备通信，以控制数据的共享，其中，存储器映射外围设备包括发送方部分，该发送方部分包括：数据请求生成器，其配置用于根据来自处理器的数据请求寄存器写信号而向另一处理器模块输出数据请求指示符；确认等待信号生成器，配置用于根据来自另一处理器模块的数据确认信号而向处理器输出确认等待信号，其中，数据请求生成器数据请求指示符还取决于数据确认信号，并且确认等待信号生成器确认等待信号还取决于确认等待寄存器写信号。
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公开(公告)号：CN107526697A
公开(公告)日：2017-12-29
申请号：CN201610450837.5
申请日：2016-06-21
申请人： 恩智浦美国有限公司
IPC分类号： G06F13/16
CPC分类号： G11C29/36 , G06F1/08 , G06F1/10 , G06F1/12 , G11C7/1012 , G11C7/1066 , G11C7/22 , G11C7/222 , G11C29/023 , G11C29/028 , G11C29/12015 , G11C29/38 , G11C29/44 , G11C29/50012 , G11C2029/3602 , G11C2207/2254 , G06F13/1668
摘要： 本发明涉及用于选择读取时钟信号的存储器控制器，包含时钟延迟发生器、一组触发器和控制电路，并且与处理器和存储器连接。时钟延迟发生器接收来自处理器的时钟信号，使时钟信号延迟一组延迟时间间隔，并且生成一组延迟的时钟信号。触发器接收来自存储器的测试图案和读取数据，基于延迟的时钟信号来采样测试图案和读取数据，并且生成一组采样的测试图案和一组采样的读取数据。控制电路识别出与测试图案相等的所采样的测试图案并且将相应的延迟的时钟信号识别为读取时钟信号，并且输出与(延迟的)读取时钟信号对应的所采样的读取数据。
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公开(公告)号：CN107111331A
公开(公告)日：2017-08-29
申请号：CN201580053883.5
申请日：2015-09-17
申请人： 高通股份有限公司
IPC分类号： G06F1/10
CPC分类号： H01L25/065 , G06F1/10 , G06F17/5072 , G06F2217/62 , G06F2217/78 , H01L2924/0002 , H04L7/0095 , H01L2924/00
摘要： 一种电路，包括具有暴露的数据节点的第一阵列的第一管芯、以及具有暴露的数据节点的第二阵列的第二管芯，其中，第一阵列的给定数据节点对应于第二阵列上的相应数据节点，进一步其中，第一阵列和第二阵列共享数据节点的空间布置，其中，第一管芯在第一阵列的第一侧上具有用于第一阵列中的每个数据节点的数据输入和顺序逻辑电路，并且其中，第二管芯在第二阵列的第二侧上具有用于第二阵列中的每个数据节点的数据输出和顺序逻辑电路，第一侧和第二侧不同。
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公开(公告)号：CN107077187A
公开(公告)日：2017-08-18
申请号：CN201580056410.0
申请日：2015-10-10
申请人： 华为技术有限公司
IPC分类号： G06F1/32
CPC分类号： G06F1/324 , G06F1/10 , G06F1/3243 , G06F1/3275 , G06F1/3287 , G06F1/3296 , G06F9/46 , Y02D10/126 , Y02D10/152 , Y02D10/172 , Y02D50/20
摘要： 处理系统包含多个处理器，其中第一处理器始终在第一时钟频率和第一电源电压下操作。至少一个处理器可动态切换以在所述第一时钟频率和所述第一电源电压下操作从而使得所述第一处理器和所述第二处理器提供对称多处理(symmetrical multi‑processing，SMP)，或在第二时钟频率和第二电源电压下操作从而使得所述第一处理器和所述第二处理器提供不对称多处理(asymmetrical multi‑processing，ASMP)。可以包含同样始终在所述第一时钟频率和所述第一电源电压下操作的第三处理器。可以使用各种标准来确定何时切换所述至少一个可切换处理器以改进功耗和/或性能。控制器实现所述可切换处理器在所述两种模式之间的控制和快速切换。在接收到在SMP与ASMP之间进行切换的切换命令后，执行一连串或一系列动作以控制所述可切换处理器和缓存存储器的供电电压和CPU/存储器时钟。
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