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公开(公告)号：CN1652248B
公开(公告)日：2011-06-01
申请号：CN200410047184.3
申请日：2004-10-09
Applicant: 三星电子株式会社
CPC classification number: G06F12/00 , G06F12/02 , G06F13/00 , G11C7/00 , G11C7/22 , G11C8/00 , G11C11/401 , G11C11/407
Abstract: 一种用于设置存储装置的运行模式的存储系统、存储装置和方法，包括：存储单元阵列；行解码器和列解码器，根据多比特位地址信号分别选择存储单元阵列的行和列；以及模式控制电路，接收来自用于选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是突发长度模式，DLL复位模式，测试模式，CAS执行时间模式以及突发类型模式中的一种。
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公开(公告)号：CN101119113A
公开(公告)日：2008-02-06
申请号：CN200710100913.0
申请日：2007-04-28
Applicant: 三星电子株式会社
IPC: H03K19/0175 , G11C8/08
CPC classification number: H03K19/018521 , G11C11/4074 , G11C11/4076 , G11C11/4087 , H03K19/0016 , H03K19/00315
Abstract: 一种用于集成电路设备的驱动电路，包括具有栅极端、源极端和体式基底端的晶体管。源极端连接到体式基底端。上拉电路连接在电源节点和源极端之间。上拉电路被配置为响应于控制信号，提高晶体管源极端和体式基底端的电压。
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Patent Agency Ranking
公开(公告)号：CN100350501C
公开(公告)日：2007-11-21
申请号：CN02116186.0
申请日：2002-04-23
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/401 , H01L27/108
Abstract: 一种半导体装置，用于控制半导体存储器的进入和退出低电模式(DPD)，包括：多个电压发生器，用于提供工作电压到所述半导体存储器；DPD控制器，用于检测DPD状态和产生DPD信号以控制所述工作电压施加到所述半导体存储器；和控制电路，用于控制在DPD模式的进入/退出后接通/关断所述多个电压发生器的时刻，以便减少通过所述半导体存储器的电涌到小于最大电流值。
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公开(公告)号：CN1322585C
公开(公告)日：2007-06-20
申请号：CN03158768.2
申请日：2003-09-24
Applicant: 三星电子株式会社
IPC: H01L23/525
CPC classification number: G11C17/143 , G11C29/785 , H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 依照本发明的一种熔丝电路，包括第一和第二熔丝，每个熔丝都有第一端和第二端。第一熔丝的第一和第二端直线相连。第二熔丝的第一端与第一熔丝的第一端间隔第一间隔，其第二端与第一熔丝的第二端间隔开第二间隔。第一和第二熔丝的第一端的宽度与其第二端的宽度相等。另外，第一和第二熔丝的第一端宽度比其第二端的宽度窄。
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公开(公告)号：CN1747063A
公开(公告)日：2006-03-15
申请号：CN200510089338.X
申请日：2005-08-02
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C7/00
CPC classification number: G11C7/065 , G11C11/406 , G11C11/4091 , G11C2211/4065
Abstract: 半导体存储器及检测其位线的方法。该半导体存储器包括一第一存储单元，其连接在一通过一第一地址存取的第一字线与一反相位线之间；一第二存储单元，其连接在一通过一第二地址存取的第二字线与一位线之间；一第一型检测放大器，其串接在该位线与该反相位线之间，如果在一第一启动信号上施加一第一电压，使一第一型第一MOS晶体管检测该反相位线及一第一型第二MOS晶体管检测该位线、一第二型第一检测放大器，其串接在该位线与该反相位线之间，其中第二型第一MOS晶体管的检测能力比第二型第二MOS晶体管好；以及一第二型第二检测放大器，其串接在该位线与该反相位线之间，其中第二型第四MOS晶体管的检测能力比第二型第三MOS晶体管好。
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公开(公告)号：CN1494145A
公开(公告)日：2004-05-05
申请号：CN03158768.2
申请日：2003-09-24
Applicant: 三星电子株式会社
IPC: H01L23/525
CPC classification number: G11C17/143 , G11C29/785 , H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 依照本发明的一种熔丝电路，包括第一和第二熔丝，每个熔丝都有第一端和第二端。第一熔丝的第一和第二端直线相连。第二熔丝的第一端与第一熔丝的第一端间隔第一间隔，其第二端与第一熔丝的第二端间隔开第二间隔。第一和第二熔丝的第一端的宽度与其第二端的宽度相等。另外，第一和第二熔丝的第一端宽度比其第二端的宽度窄。
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公开(公告)号：CN1384504A
公开(公告)日：2002-12-11
申请号：CN02116186.0
申请日：2002-04-23
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/401 , H01L27/108
Abstract: 一种半导体装置,用于控制半导体存储器的进入和退出低电模式(DPD),包括:多个电压发生器,用于提供工作电压到所述半导体存储器;DPD控制器,用于检测DPD状态和产生DPD信号以控制所述工作电压施加到所述半导体存储器;和控制电路,用于控制在DPD模式的进入/退出后接通/关断所述多个电压发生器的时刻,以便减少通过所述半导体存储器的电涌到小于最大电流值。
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